HNU_CPU 湖南大学数字电路与逻辑设计大实验CPU设计(满分代码) CPU_all文件夹中的工程文件为总的CPU的工程文件。 其他文件夹中为各模块的工程文件。 此CPU包含IN、OUT指令。
2021-12-28 17:12:17 5.45MB HTML
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CPU是广泛使用的串行数据通讯电路。本设计包含发送器、接收器和波特率发生器。设计应用EDA技术,基于FPGA/CPLD器件设计与实现CPU。本文利用Quartus Ⅱ软件仿真环境,基于FPGA(现场可编程门阵列)/CPLD(复杂可编程逻辑器件)设计与实现16位CPU的设计方案。
2021-12-28 15:08:36 358KB QUARTUS FPGA/CPLD CPU
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一、psutil模块 1. psutil是一个跨平台库,能够轻松实现获取系统运行的进程和系统利用率(包括CPU、内存、磁盘、网络等)信息。它主要应用于系统监控,分析和限制系统资源及进程的管理。它实现了同等命令行工具提供的功能,如ps、top、lsof、netstat、ifconfig、who、df、kill、free、nice、ionice、iostat、iotop、uptime、pidof、tty、taskset、pmap等。目前支持32位和64位的Linux、Windows、OS X、FreeBSD和Sun Solaris等操作系统. psutil下载地址(官网):https://pyp
2021-12-28 01:53:54 59KB cpu时间 ps psu
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GCNv2-SLAM-for-cpu-配置流程记录,靠谱,从头到尾,运行通过哈哈哈哈
2021-12-27 20:10:27 208KB GCNv2 slam
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ARM系列各CPU平台性能和功能对比
2021-12-27 17:01:45 308KB CPU
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CPUFreq开发指南 1 概述 2 代码路径 3 配置⽅法 3.1 Menuconfig配置 3.2 Clock配置 3.3 Regulator配置 3.4 OPP Table配置 3.4.1 增加OPP Table 3.4.2 删除OPP 3.5 根据leakage调整OPP Table 3.5.1 根据leakage调整电压
2021-12-27 15:16:02 779KB CPUFreq rk cpu
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single-cycle-cpu:单周期RISC-V微处理器
2021-12-27 12:41:38 41KB Verilog
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CPU_Scheduling_Simulation:模拟两种操作系统调度算法:先到先服务(FCFS)和循环调度(RR)
2021-12-26 19:48:54 8KB c queue operating-system fcfs
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计算机组成原理实验说明书_CPU与简单模型机设计实验_西安唐都.pdf
2021-12-25 23:08:46 309KB
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Verilog流水线CPU配套源码(v文件),详细代码注释以及流程分析信息请移步至本人博客“Verilog流水线CPU设计(超详细)” 已经于2019.12.17更新
2021-12-25 19:02:47 31KB Verilog 流水线CPU