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可以控制加减的十二进制
计数器
用于数电实验作业,可以通过控制开关,使进行十二进制的加减法,并且在七段数码管上显示。主要用于SYSU的数电作业。
2019-12-21 22:05:45
21KB
protues
J-K
1
模10
计数器
利用verilog HDL编写的模10
计数器
,使用DE0版,图文教程,绝对详细
2019-12-21 22:02:16
751KB
模10计数器
verilog
quartus使用
1
30进制
计数器
基于Multisim的30进制
计数器
,用了74ls90来实现,电路相对比较简单,适合新手学习
2019-12-21 22:00:41
95KB
学习
1
循环码
计数器
用JK触发器设计一个3位循环码
计数器
.已经对电路图进行仿真,压缩为文件里包括仿真波形图
2019-12-21 22:00:34
242KB
数电实验
Quartus
II
1
用74LS90实现十进制
计数器
的设计与显示01223456789
用74LS90实现十进制
计数器
的设计与显示 数电课设做的
2019-12-21 21:59:47
67KB
数电
课设
1
可编程定时器/
计数器
(8253)
微机原理与接口技术实验报告,可编程定时器/
计数器
(8253)
2019-12-21 21:59:44
47KB
8253
定时器
计数器
1
8253可编程定时/
计数器
实验
这是基于8086CPU最小系统的Proteus仿真实验,实验内容是8253可编程定时/
计数器
实验。
2019-12-21 21:49:31
21KB
tty
1
Verilog实现可逆
计数器
(FPGA)程序
Verilog实现可逆
计数器
,可根据需要调节周期,且该程序已在Basys2开发板上验证成功。
2019-12-21 21:39:52
166KB
Verilog
FPGA
可逆计数器
1
Verilog自顶向下设计24进制
计数器
(FPGA)
使用Verilog自顶向下设计24进制
计数器
(例子为1Hz,可修改频率),并用数码管动态显示,已在Basys2开发板验证通过。
2019-12-21 21:39:52
228KB
Verilog
24进制计数
数码管显示
1
基于basys2的12进制
计数器
基于basys2的12进制
计数器
,已运行通过,用vhdl语言编写,开发软件为ISE
2019-12-21 21:26:14
837KB
vhdl
12进制计数器
basys2板卡
1
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