1.1.1 设计任务 通过cache对映射机制的工作原理和逻辑功能的理解，运用logisim仿真cache的映射机制和实现cache基本功能的控制器电路。 1.1.2 功能要求 运用SROM或存储器实现能支持cache基本功能时钟控制电路设计与调试。模拟cache直接映射。实现原数据与cache现有数据的比较及更新，实现多行的输出。采用logisim软件设计仿真和调试完成。 1.2 总体设计 1.2.1 总体设计原理 cache的原理机制。由于主存的取存速度较慢，通过cache高速的取存速度提高总体的取存速度。cache的硬件组成通常为SROM，容量通常为主存的1/2的若干次方倍。存储机制,取存时，通过特定的算法，将指定的块区全部移到cache中，取存时，若主存区号与cache相同，则命中；否则，则不命中，通过算法决定是否更新cache的内容

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论文研究-基于筛选配组应用的动力电池综合性能评价方法研究.pdf,  动力电池作为电力储能和电动汽车的主要动力源, 使用时需要串并联成组以满足电压、容量、功率等各方面的要求, 而单体电池的综合性能是影响电池配组的重要前提. 如何客观准确地评价单体电池性能, 已成为当前电池筛选配组和成组应用研究的重点和难点. 本文以大容量的能量型动力电池为评价对象, 以功率、内阻、容量、极化、放电温升、充电温升、开路电压和自放电率为评价指标, 基于德尔菲法分析各因素对电池综合性能的影响程度, 给出各评价指标的权重值, 基于灰色关联度模型对数据进行归一化处理和关联度测算, 构建动力电池综合性能评价模型. 以电池的实测数据为例, 给出单体电池的评价结果. 同时, 基于三个不同使用路径下的电池性能评价结果, 验证了综合评价方法的可行性. 最后, 本文提出的单体电池综合评价模型也为电池的成组使用提供了配组依据.

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有运算器设计的1-11关：复制代码，放进头歌，满分过 本实验使用 Verilog HDL 实现了单周期 54 条 MIPS 指令的 CPU 的设计、前仿真、后仿真和下板调试运行。CPU 可实现 54 条 MIPS 指令。 第1关：8位可控加减法电路设计 第2关：CLA182四位先行进位电路设计 第3关：4位快速加法器设计 第4关：16位快速加法器设计 第5关：32位快速加法器设计 第6关：5位无符号阵列乘法器设计 第7关：6位有符号补码阵列乘法器 第8关：乘法流水线设计 第9关：原码—位乘法器设计 第10关：补码—位乘法器设计 第11关：MIPS运算器设计

DETRs Beat YOLOs on Real-time Object Detection组会汇报 现有的实时检测器一般为基于cnn的架构，在检测速度和准确性上实现了合理的权衡。然而，这些实时检测器通常需要NMS来进行后处理，这通常很难进行优化，而且不够健壮，从而导致检测器的推理速度慢。近年来，基于transformer的检测器取得了显著的性能。然而，DETR的高计算成本问题尚未得到有效的解决，这限制了DETR的实际应用，导致无法充分利用其好处。虽然DETR简化了目标检测流程（pipeline）的过程，但由于模型本身的计算成本高，很难实现实时目标检测。本文重新考虑了DETR，并对其关键组件进行了详细的分析和实验，减少了不必要的计算冗余。提出了一种实时检测器（RT-DETR），RT-DETR不仅在精度和速度方面优于目前最先进的实时检测器，而且不需要后处理，因此检测器的推理速度没有延迟，而且保持稳定，充分利用了端到端检测流程（pipeline）的优势。

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