移相平台 使用Phaser JS构建的基本平台器。 安装 npm install npm start 在浏览器中访问 。 移动和跳跃的箭头键。 现场版 移动和跳跃的箭头键。

内含32位，8位，4位加法器的vhd文件和验证32位加法器的波形图vwf文件，刚做完实验都能成功运行

用verilog编写的四位加法器，编程环境是xilinx ise10.1

组成原理用VHDL 实现四位加法器乘法器完整论文

为了使移相器的电路性能与体积重量满足有源相控阵雷达T/R组件的要求，设计了一种S波段五位数字移相器，该移相器由5个移相位级联而成，小度数移相位采用加载线型电路结构，大度数移相位采用改进型开关线结构；通过微波仿真软件ADS进行电路优化设计，在2.7GHz～3.1GHz频率范围内均方根相位误差小于3°，插入损耗小于3dB，输入驻波比小于1.4dB．仿真结果表明，该设计满足T/R组件的要求．

压缩包里面包含三个代码，4位串行加法器、4位并行加法器和一位全加。打开Modelsim后可直接编译运行。

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

近似1D-DCT体系结构 介绍： 这是1-D 8点DCT架构的Verilog实现。 它实现了一个近似设计，整个计算仅使用12个加法器，而没有乘法器。 流水线由8个加法器块组成，它们计算流水线中连续操作数的不同位位置。 由于产生纹波进位而引起的延迟被用于执行其他独立任务，以提高性能。 要求： Xilinx Vivado设计套件（Vivado 2019.1）用于HDL合成和分析。 安装指南在。 在Vivado Simulator上可以看到仿真波形，用户需要将输入文本文件提供给测试台。 定制输入： Testbench输入生成： 输入序列作为文本文件提供。 运行python脚本gen_in.py生成输入的.txt文件。 该模块将一个csv文件作为输入，其元素是元素的8位2的补码二进制表示形式（每行8个）。 在examples文件夹中签出给定的输入文件，以获取更多说明。 注意：此特定模式指导将

由于在网上和书上看到的流水线结构全是基于阻塞赋值的，结果输出是正确的（大部分时间），但是存在亚稳态的情况，

基于vhdl的直接数字频率合成器的设计，已经经过调试，可直接使用，频率控制字32位