第一章：十分钟教会你 UltraFast 第二章：XDC 约束技巧之时钟篇 第三章：XDC 约束技巧之 CDC 篇 第四章：XDC 约束技巧之 I/O 篇 (上) 第五章：XDC 约束技巧之 I/O 篇 (下) 第六章：Tcl 在 Vivado 中的应用 第七章：用 Tcl 定制 Vivado 设计实现流程 第八章：在 Vivado 中实现 ECO 功能 第九章：读懂用好 Timing Report

FPGA资料 该脚本可以使用运行 将design.sv，fhw.sv，timing.tcl和run_fpga.tcl复制到新文件夹 现在运行quartus_sh -t run_fpga.tcl -project（design_name）-board sockit design_name是不带.sv扩展名的Verilog设计的名称。 Tuples.sv编译为 quartus_sh -t run_fpga.tcl-项目元组-board sockit 还显示使用的资源以获取使用的详细资源，请检查output_files /（设计名称）.fit.summary 要获取fmax值，请使用quartus_sta -t Timing.tcl（design_name） 重新编译新的Verilog文件 替换项目中的verilog文件 quartus_sh -t recompile.tcl（设计名称）

介绍了在fpga平台上实现视频编解码处理的一些基本技术，可为从事相关专业设计的朋友们提供有益的借鉴。

 为了解决在一个屏幕上收看多个信号源的问题，对基于FPGA 技术的视频图像画面分割器进行了研究。研究的主要
特色在于构建了以FPGA 为核心器件的视频画面分割的硬件平台，首先，将DVI 视频信号，经视频解码芯片转换为数字
视频图像信号后送入异步FIFO 缓冲。然后，根据画面分割需要进行视频图像数据抽取，并将抽取的视频图像数据按照一
定的规则存储到图像存储器。最后，按照数字视频图像的数据格式，将四路视频图像合成一路编码输出，实现了四路视频
图像分割的功能，提高了系统集成度，并可根据系统需要修改设计和进一步扩展功能，增加了系统的灵活性，适用于多种
不同领域。

中国知网的资源，对于做画面分割具有指导意义。

基于FPGA的I2C总线模拟，采用Verilog HDL语言编写 (FPGA-based I2C bus simulation, using Verilog HDL.)

Verilog I2C 接口 有关更多信息和更新： : GitHub 存储库： : 介绍 I2C 接口组件。 包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。 文档 i2c_init 模块 通过 I2C 进行外设初始化的模板模块。 当一个或多个外围设备（即 PLL 芯片、抖动衰减器、时钟复用器等）需要在上电时初始化而不使用通用处理器时使用。 i2c_master 模块 I2C 主模块带有 AXI 流接口来控制逻辑。 i2c_master_axil 模块 具有 32 位 AXI lite 从接口的 I2C 主模块。 i2c_master_wbs_8 模块 具有8位Wishbone从接口的I2C主模块。 i2c_master_wbs_16 模块 带有 16 位 Wishbone 从接口的 I2C 主模块。 i2c_slave 模块 带有 AXI 流接口以控制逻辑的 I2C

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Modelsim10.1c是用来编写Verilog HDL代码的IDE兼仿真平台，用于FPGA的开发

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