FPGA-stuff:一堆TCL脚本,可让您远离Quartus GUI并使文件更容易

上传者: 42128558 | 上传时间: 2023-01-04 11:40:06 | 文件大小: 3KB | 文件类型: ZIP
Tcl
FPGA资料 该脚本可以使用运行 将design.sv,fhw.sv,timing.tcl和run_fpga.tcl复制到新文件夹 现在运行quartus_sh -t run_fpga.tcl -project(design_name)-board sockit design_name是不带.sv扩展名的Verilog设计的名称。 Tuples.sv编译为 quartus_sh -t run_fpga.tcl-项目元组-board sockit 还显示使用的资源以获取使用的详细资源,请检查output_files /(设计名称).fit.summary 要获取fmax值,请使用quartus_sta -t Timing.tcl(design_name) 重新编译新的Verilog文件 替换项目中的verilog文件 quartus_sh -t recompile.tcl(设计名称)

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