1. 文本程序输入（Verilog HDL）
2. 功能仿真（ModelSim，查看逻辑功能是否正确，要写一个Test Bench）
3. 综合（Synplify Pro，程序综合成网表）
4. 布局布线（Quartus II，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延）
5. 时序仿真（ModelSim，根据时延做进一步仿真）
2019-12-21 22:13:28
275KB
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UDP协议在fpga上的实现，verilog代码共有11部分，分为：
•arp_rcv.v
•arp_send.v
•IP_recv.v
•IP_send.v
•udp_rcv.v
•udp_send.v
•mac_cache.v
•recv_buffer.v
•send_buffer.v
•toplevel.v
•DE2_NET.v
2019-12-21 22:12:35
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数字滤波器的MATLAB与FPGA实现VHDL版数字滤波器的MATLAB与FPGA实现VHDL版
2019-12-21 22:10:36
12.7MB
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基于RGMII的以太网MAC的FPGA实现代码，整个工程采用Verilog HDL实现，包括测试用例以及功能验证TestBench
2019-12-21 22:09:44
22.85MB
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CRC 校验算法原理到FPGA实现代码。里面包括CRC检验的实现文档，Verilog HDL的实现代码，MATLAB仿真验证程序等，Testbench完整。可完美运行。
2019-12-21 22:09:44
2.88MB
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