广工数字逻辑与EDA设计组合逻辑电路实验报告

VC6.0写的 能够实现逻辑运算（逻辑非、逻辑加、逻辑乘、逻辑异）、定点整数的单符号位补码加减运算、定点整数的原码一位乘法运算和浮点数的加减运算。

本文基于高性能FPGA(Altera的Stratix II系列)详细介绍了一种数字波束形成器(DBF)、动目标检测器(MTD)和恒虚警检测器(CFAR)的单芯片集成设计方案,最后对其性能特性和改进方向做了初步的分析讨论,以满足更高性能要求时的设计实现。

数字逻辑与数字系统答案，主编：王永军，李景华。电子工业出版社出版。

这是旨在复兴Alchemy2项目的尝试。 Alchemy 2.0包含原始Alchemy系统中的以下算法： 判别权重学习（投票感知器，共轭梯度和牛顿法） 生殖体重学习 结构学习 命题MAP / MPE推断（包括内存有效） 命题和惰性概率推理算法：MC-SAT，Gibbs采样和模拟回火 提升信念传播 支持本机和链接功能 块推论和学习具有互斥和穷举值的变量 EM（用于在学习过程中处理未知真值的地面原子） 不可分割公式的说明（即，不应分解为单独子句的公式） 支持连续的功能和领域 在线推论 决策理论 Alchemy 2.0的关键新功能是提升了推理算法（精确的和基于采样的）。 具体来说，它包括以下推理算法： 概率定理证明（提升加权模型计数） 重要性重要性提升 提升吉布斯采​​样 通过使用Alchemy，您同意接受license.txt中的许可协议 src /包含源代码和一个makefi

数字逻辑课程设计之四路抢答器.DSN

XILINX SPARTAN6 FPGA 双通道的12bit ADC ad9226输入测试程序VERILOG逻辑例程源码 ISE14.7工程文件 module ad9226_test( input clk50m, input reset_n, input rx, //uart rx output tx, //uart tx input [11:0] ad1_in, output ad1_clk, input [11:0] ad2_in, output ad2_clk ); parameter SCOPE_DIV =50; //定义chipscoe的分频系数, assign ad1_clk=clk50m; assign ad2_clk=clk50m; wire [11:0] ad_ch1; wire [11:0] ad_ch2; wire [7:0] ch1_sig; w

IP核芯志 数字逻辑设计思想，值得学习的FPGA资料。很好的一本书

1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。 2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。 3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。 4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。

1．3-8译码器的设计和实现。 2．4位并行进位加法器的设计和实现。 3．两输入4位多路选择器的设计和实现。 4．拓展：3输入多数表决器设计和实现。 实验要求如下： 1．采用Verilog语言设计，使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。