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硬件 实现的卷积神经网络(verilog)_verilog_代码_下载
硬件实现的卷积神经网络(verilog) Verilog 81.6% Objective-C 9.0% Python 5.0%
2022-07-05 09:07:32
293KB
verilog
高级接口总线 (AIB) die-to-die硬件开源_Verilog_代码_下载
高级接口总线 (AIB) PHY 此存储库包含 AIB 接口的 RTL 和单元模型 rev1 目录结构为: ├── aib_lib ├── docs ├── how2use ├── maib_rtl ├── ndsimslv 有关详细信息,请参阅 rev1 和子目录下的 README.txt。 更多详情、使用方法,请下载后阅读README.md文件
2022-07-05 09:06:47
24.57MB
Verilog
ODrive_无刷电机_高性能电机控制_Verilog_代码_下载
该项目旨在以低廉的价格准确地驱动无刷电机。目的是使在高性能机器人项目中使用廉价的无刷电机成为可能。像这样(点击视频): 伺服电机控制演示 如果您想动手制作电路板,请查看此帖子。 此存储库包含 ODrive 的电路板设计。其他相关的存储库是: ODriveFirmware:在板上运行的固件。 ODrive:在 PC 上运行的配置和分析脚本。 还有ODriveFPGA,它包含在基于 FPGA 的 ODrive 上运行的 FPGA 逻辑和软件。这目前尚未开发,但可能会在以后恢复。 Odrive v3 板 此处记录了从微控制器到电路板的引脚排列。 更多详情、使用方法,请下载后阅读README.md文件
2022-07-04 18:03:45
19.88MB
verilog
USRP硬件驱动程序库_Verilog_代码_下载
欢迎使用 UHD 软件发行版!UHD 是由 Ettus Research 创建和销售的通用软件无线电外设 (USRP) SDR 平台的免费和开源软件驱动程序和 API。 UHD 支持所有 Ettus Research USRP硬件,包括所有主板和子板及其组合。 文档 有关 USRP硬件或 UHD 系统设计的技术文档,请查看UHD 和 USRP 手册。在那里您可以找到 安装说明、有关如何 在不同平台上从源代码构建 UHD 的帮助、开发指南和参考文档以及设备使用指南。 更多详情、使用方法,请下载后阅读README.md文件
2022-07-04 18:03:41
39.99MB
Verilog
verilog实现LDPC,包括decode和encode,仿真
在quartusII下使用verilog实现LDPC,并且通过仿真验证,在博客里有工程截图和仿真截图。可以直接拿来使用。
2022-07-04 16:05:07
13.21MB
fpga开发
LDPC
FPGA面试题 Verilog HDL 学习资料
FPGA学习资源,Verilog HDL 面试编程题
2022-07-04 13:04:30
3.92MB
FPGA
VerilogHDL
1
北京工业大学计算机组成原理课设多周期处理器verilog代码P3
设计说明 1、处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2={MIPS-Lite1,lb,sb}。 b)MIPS-Lite1={addu,subu,ori,lw,sw,beq,j,lui,addi,addiu,slt, jal,jr }。 c) addi应支持溢出,溢出标志写入寄存器$30中第0位。2处理器为多周期设计。 2、处理器为多周期设计
2022-07-03 21:03:33
187KB
计算机组成原理
verilog
P3
基于FPGA的2FSK调制-- 模块化版
同样是2fsk的调制,但是是模块化的,更加清晰和易于调试,时钟经过改良后可以更加精确地读取采样.内含采样.非常适合交作业...
2022-07-03 15:51:06
308KB
verilog
2fsk
1
speed_people.zip
生理刺激反应时间测试仪程序
2022-07-02 11:33:10
1.02MB
modelsim
verilog
1
基于FPGA的fir滤波器设计,quartusii开发,包含说明文档和verilog代码。
基于FPGA的fir滤波器设计,quartusii开发,包含说明文档和verilog代码。 采样频率为100K,基波为1000Hz,谐波为21KHz,截止频率为20K,滤波器的阶数为8
2022-07-01 13:38:12
7MB
fir滤波器
FPGA
quartusii
verilog
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