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基于FPGA的UART接口设计

基于xilinx公司的KC705开发板，设计了一套基于FPGA的UART接口，亲测收发无误

2021-05-10 14:32:31 2.77MB FPGA UART XILINX verilog

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通过串口来控制pwm的输出

通过串口来控制pwm的输出已经调通并用在项目上波特率为9600 pwm可以随意设置 16位定时器

2021-05-10 11:00:35 1.92MB uart uarst pwm stm32

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uart串口通信verilog源码

uart串口通信verilog源码，包含测试程序，包括cpu收发数据的模拟，可用modelsim，ncsim等软件编译运行

2021-05-09 21:50:23 27KB uart verilog

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STM32F103基于DMA接收不定帧长UART数据

DMA是一种不使用CPU而将数据从一片地址空间复制到另一片地址空间的总线，这样就减少了CPU的负担，使其能够更加专注于数据运算。为了能够减少CPU的负担，DMA应该采取中断方式而非查询模式。但是非常不幸的是，STM32F103只为DMA提供了三种中断：半步中断、完成中断和错误中断。

2021-05-08 07:57:39 59KB STM32F103 DMA接收 不定帧 UART数据

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stm32f407 uart dma 发送接收均实现dma.zip

uart1 dma 收发均测试成功，1、不停地发出数据，2、收到数据后再转发数据库 3、收到数据超过长度，提示数据过长，并转发最大限度数据

2021-05-07 19:03:35 1.97MB stm32f407uart DMA KEIL

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UART的VHDL实现

50MHz时钟分频波特率115200Hz UART接收和发送 ISE仿真测试、附图

2021-05-07 17:50:56 34KB RS232 UART VHDL

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带FIFO的UART

VHDL实现UART，比较完善了。带FIFO的，接收和发送都有。有根据自己理解写的注释。

2021-05-07 16:42:22 719KB VHDL UART

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verilog实现的UART(带中断、奇偶校验、帧错误)

input wire clk, //50MHz input wire rst_n, input wire rx_in, //串行输入

2021-05-07 16:07:55 51KB verilog UART 中断 奇偶校验

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MAX3160E应用与RS485,RS232电路介绍

此资料是分享关于MAX3160芯片的学习的一些知识与应用。尤其是其作RS485、RS232应用和RS485+RS232二合一应用的知识，而关于二合一的应用芯片资料介绍的也比较少，尤其是针对二合一半双工模式更是没有介绍，其实芯片是可以做到的。一些方法与大家一起分享交流，不对之处望大家多多指正。

2021-05-07 15:31:18 586KB uart RS585 RS232 MAX3160

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实际产品使用的框架-可以直接使用---调试串口是1--功能串口是2--用于DMA接收的

2021-05-04 14:01:58 2.49MB STM32 DMA UCOSIII UART

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