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verilog实现的UART(带中断、奇偶校验、帧错误)
verilog实现的UART(带中断、奇偶校验、帧错误)
上传者:
38704565
|
上传时间: 2021-05-07 16:07:55
|
文件大小: 51KB
|
文件类型: PDF
verilog
UART
中断
奇偶校验
input wire clk, //50MHz
input wire rst_n,
input wire rx_in, //串行输入
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lx466702013 :
部分代码缺失,不完整!
2020-09-07
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