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CRC冗余校验的verilog实现
CRC冗余校验的verilog实现,随意定义要校验数据的位宽和校验码的位数
2022-07-28 18:09:31
16.08MB
verilog
CRC冗余校验
CRC16
1
RGB2YUV 颜色转换
RGB2YUV 颜色转换 VERILOG HDL FPGA
2022-07-28 09:46:16
12KB
RGB2YUV
颜色转换
VERILOG
HDL
1
FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程
FM 调频波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 使用 https://blog.csdn.net/qq_46621272/article/details/125337119 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解
2022-07-27 13:04:03
540KB
FPGA
FM调制解调
verilog
FIR
1
AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用
AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR+FIFO应用 https://blog.csdn.net/qq_46621272/article/details/125384724 文章有该代码详细说明 https://blog.csdn.net/qq_46621272/article/details/125292610 FIR 使用详解
2022-07-27 13:03:00
268KB
FPGA
VERILOG
vivado
AM调制解调
1
USB-Uart:用于带有RTSCTS硬件握手协议的USB UART接口的Verilog模块
USB-Uart 用于带有RTS / CTS硬件握手协议的USB UART接口的Verilog模块 这是我的verilog学习经验的一部分。 该项目的大部分内容来自该模块已进行了调整,可以处理RTS / CTS握手。 它已在Xilinx SPARTAN-6 FPGA SP605评估套件上实现。 已知的问题 此代码在SP605评估套件上以环回模式进行了测试,在该模式下,解串器循环回到串行器。 波特率115200 FPGA时钟速度为200 MHz 将时钟频率从27mhz增加到100mhz并未显示出数据质量的任何显着改善。 降低波特率也许可以减少数据损坏问题。 原因-仍然未知可能的位置-反序列化模块(UART_RX.v)
2022-07-26 16:43:57
23KB
Verilog
1
AD7266 verilog驱动程序
AD转换芯片7266 verilog控制代码,每一步都带有注释,容易理解,网上的基本都不能用。
2022-07-26 12:13:38
7KB
fpga
verilog
8051核(Verilog版)
All rtl files except oc8051_ram.v and oc8051_rom.v. They can be found in syn or sim directory.
2022-07-26 09:14:18
247KB
8051核
Verilog
IP
1
HUAIJIE0314#Verilog#usage_Uart_TX_hw1(數位系統)(use SOL2) 9197c8373e
module Uart_TX(tick_uart, clk_50M, rst_n, count, rstcount, countEN, TX_D, LDEN,
2022-07-25 17:01:10
6KB
编程语言
1
VCS-verilog compiled simulator
ic design 学习的必备说明,VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式;使用的步骤和modelsim类似,都要先做编译,在调用仿真. Vcs包括两种调试界面:Text-based:Command Line Interface(CLI) 和 GUI-based(VirSim);仿真主要的两个步骤是编译,运行: >vcs design.v
2022-07-23 21:19:25
413KB
vcs
1
Verilog搭建奇偶任意分频器
支持任意正整数分频,该算法为平均分频,奇偶分频占空比均为50%
2022-07-23 15:09:26
2KB
分频器
奇偶分频
任意分频
verilog
1
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