verilog HDL 实现的双电梯1-9层控制器源码+仿真+设计文档说明,电梯控制器可分为两个部分，一个是控制器，一个是数据通路。数据通路主要完成对当前电梯所在楼层的远算。控制器则根据外部输入信号和当前状态向数据通路发送控制信号，控制电梯的上升、下降或停留。由于有a,b两部电梯，对每部电梯我们都采用控制器+数据通路的结构。两者的控制器和数据通路分别独立。为方便后续的设计，当前楼层通过9位one hot码表示，如1楼为000000001。

适合需要系统学习Verilog或者数字设计的工程师。

调测UART串口Verilog Quartus 10.1逻辑工程源码+自定义协议说明,已在项目中使用，可以做为你的设计参考。 UART下位机与上位机通信协议： 1、通信采用异步串口通信，波特率为115.2KBPS； 2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF 例如：55 F1 02 11 FF 3、下位机返回上位机的数据格为 AA—AA –F2—DATA1-- DATA2 例如：AA AA F2 02 11 4、DATA1数据为测试设备的位置信息

The HDL Designer Series tools provide a highly automated environment for managing and exploring HDL designs. The design data is maintained as source VHDL or Verilog files which can be created or edited using HDL text or graphical editors

 ：近年来，自适应均衡技术在通信系统中的应用日益广泛，利用自适应均衡技术在多径环境中可以有效地提高数字接收机的性能。为了适应宽带数字接收机的高速率特点，本文阐述了自适应均衡器的原理并对其进行改进。最后使用FPGA 芯片和Verilog HDL 设计实现了自适应均衡器并仿真验证了新方法的有效性。

Verilog HDL学习

Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 //PC机上安装一个串口调试工具来验证程序的功能。 //程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 //制器，10个bit是1位起始位，8个数据位，1个结束 //位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步.

EDA技术实用教程-verilog HDL第五版潘松PPT教程，共14章节，可以作为入门书籍使用，欢迎下载。

Verilog HDL分频器 2分频 4分频, 8 分频,16分频。

通用串口是远程通信接口，在数字系统中使用很普遍，是一个很重要的部件本设计使用了Verilog HDL语言描述硬件功能，利用Quartus II 13.0在FPGA 芯片上综合描述，利用模块化设计方法设计 UART（通用异步收发器）的各个模块。其中包括波特率控制、SRAM存储、UART数据接收器、UART数据发送器、数码管显示，本设计采用外部时钟50MHZ，波特率4800和9600可设定。资源中附有代码和quartusII的工程文件,由于作者水平有限,若有不足之处欢迎指正。