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18-Verilog HDL有限状态机设计.7z

Verilog HDL有限状态机设计,Vivado仿真工程

2021-03-09 13:06:53 102KB FPGA VerilogHDL 有限状态机

19-Verilog HDL自动售货机设计.7z

Verilog HDL自动售货机设计,Vivado仿真工程

2021-03-09 13:06:53 101KB FPGA VerilogHDL 自动售货机

20-Verilog HDL序列检测器设计.7z

Verilog HDL序列检测器设计,Vivado仿真工程

2021-03-09 13:06:52 99KB FPGA VerilogHDL 序列检测器

8-Verilog HDL编码器与译码器设计.7z

Verilog HDL编码器与译码器设计，Vivado仿真工程。

2021-03-06 09:06:38 107KB FPGA 编码器 译码器 Vivado仿真工程

9-Verilog HDL四则运算设计.7z

Verilog HDL四则运算设计，Vivado仿真工程。

2021-03-06 09:06:16 96KB FPGA VerilogHDL Vivado仿真工程 加减乘除

10-Verilog HDL任务与函数设计.7z

Verilog HDL任务与函数设计，Vivado仿真工程。

2021-03-06 09:06:15 107KB FPGA VerilogHDL 函数任务

Verilog HDL 语言基础语法概要汇总.pdf

学习fpga时整理的对比c语言的语法概要。

2021-03-06 09:03:30 135KB Verilog 语言

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VERILOG传奇从电路出发的HDL代码设计＝SNORKELING IN VERILOG BAY_14106982.pdf

2021-03-05 22:05:51 88.16MB 电子书

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《WRITING TESTBENCHES Functional Verification of HDL Models》

这里你没必要每次编译通过就下载代码，咱们用modelsim仿真（此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具），如果仿真都不能通过那就不用下载了，肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。

2021-03-04 15:43:03 5.69MB FPGA testbench modelsim

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6-Verilog HDL寄存器与计数器设计.7z

寄存器与计数器描述，Verilog HDL，Vivado仿真。

2021-03-04 09:06:22 91KB 寄存器编码 计数器编码 Vivado FPGA

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