USB FT245BM_test fpga控制逻辑Verilog HDL源码文件，已在项目测试使用，共6个VERILOG module 模块文件，可以用于你的设计参考。 module FT245BM_test( input wire rst_in, //板上复位信号 input wire clk_in, //40M晶振 output wire rtl8208b_rst, //rtl8208B复位信号 //DVI接口 input wire pclk, input wire vs, input wire blank, input wire [7:0] rdata, input wire [7:0] gdata, input wire [7:0] bdata, //USB接口 input wire RXF_n, output wire RD_n, inout tri [7:0] usb_dd, input wire TXE_n, output wire WR, output reg [63:0] data_num, //SDRAM接口 /* output wire sa_clk, output wire [4:0] sa_cnt, output wire [3:0] sa_dqm, output wire [11:0] sa_addr, output wire [1:0] sa_bank, inout wire [31:0] sa_data,

Verilog HDL应用程序设计实例精讲和Xilinx系列FPGA芯片IP核详解，两本电子版图书，详细讲解了 Verilog和各种xilinx IP的设计方法

适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。 适合新手学习verilog HDL语言。并附有testbench文件，共新手学习使用。

Verilog HDL 作为两大硬件描述语言之一，拥有很大的用户群。据调查，目前美国有90% 左右的IC 设计人员使用Verilog. 在中国，大概再50%左右的人在使用Verilog。当前数字芯 片设计行业正处于强劲上升时期，风头盖过了几年前的软件设计业，己经成为电子和IT 类 的高薪行业。大量高校毕业生和部分软件设计人员正在不断涌入这个领域。要想尽快在IC 设计领域站稳脚跟，就必须要尽快掌握HDL 语言的设计方法。

常用的跨时钟域源码

FPGA Verilog HDL设计温度传感器ds18b20温度读取并通过lcd1620和8位LED数码管显示的QUARTUS II 12.0工程文件，包括完整的设计文件.V源码，可以做为你的学习及设计参考。 module ds18b20lcd1602display ( Clk, Rst, DQ, //18B20数据端口 Txd, //串口发送端口 LCD_Data, //lcd LCD_RS, LCD_RW, LCD_En, SMData, //数码管段码 SMCom //数码管位码 ); input

verilog HDL 实现的双电梯1-9层控制器源码+仿真+设计文档说明,电梯控制器可分为两个部分，一个是控制器，一个是数据通路。数据通路主要完成对当前电梯所在楼层的远算。控制器则根据外部输入信号和当前状态向数据通路发送控制信号，控制电梯的上升、下降或停留。由于有a,b两部电梯，对每部电梯我们都采用控制器+数据通路的结构。两者的控制器和数据通路分别独立。为方便后续的设计，当前楼层通过9位one hot码表示，如1楼为000000001。

适合需要系统学习Verilog或者数字设计的工程师。

调测UART串口Verilog Quartus 10.1逻辑工程源码+自定义协议说明,已在项目中使用，可以做为你的设计参考。 UART下位机与上位机通信协议： 1、通信采用异步串口通信，波特率为115.2KBPS； 2、上位机发送数据格式：55--F1--DATA1-- DATA2--FF 例如：55 F1 02 11 FF 3、下位机返回上位机的数据格为 AA—AA –F2—DATA1-- DATA2 例如：AA AA F2 02 11 4、DATA1数据为测试设备的位置信息

The HDL Designer Series tools provide a highly automated environment for managing and exploring HDL designs. The design data is maintained as source VHDL or Verilog files which can be created or edited using HDL text or graphical editors