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QUARTUS II 13.0 必备元件库 只支持13.0的软件版本哦各位按需下载
QUARTUS II 13.0的MAX II、MAX V、MAX3000、MAX7000器件库max-13.0.qdz。 QUARTUS II 13.0 必备元件库。只支持13.0的软件版本哦各位按需下载
2024-04-07 12:36:20
545.78MB
QUARTUSII13.0
FPGA
1
EDA/PLD中的基于AVR和
FPGA
高精度数字式移相发生器的设计
1 引 言 移相信号发生器属于信号源的一个重要组成部分,但传统的模拟移相有许多不足,如移相输出波形易受输入波形的影响,移相角度与负载的大小和性质有关,移相精度不高,分辨率较低等。而且,传统的模拟移相不能实现任意波形的移相,这主要是因为传统的模拟移相由移相电路的幅相特性所决定,对于方波、三角波、锯齿波等非正弦信号各次谐波的相移、幅值衰减不一致,从而导致输出波形发生畸变。目前利用DDS技术产生信号源的方法得到了广泛的应用,但是专用DDS芯片由于采用特定的集成工艺,内部数字信号抖动很小,不可以输出高质量的模拟信号。随着现代电子技术的发展,特别是随单片机和可编程技术的发展而兴起的数字移相技术却
2024-04-03 17:07:50
81KB
EDA/PLD
1
FPGA
中实现VGA-PAL视频转换
FPGA
中实现VGA-PAL视频转换的verilog程序
2024-04-03 15:38:46
4.87MB
fpga开发
1
基于黑金7020VIO控制DDS输出频率
基于黑金7020VIO控制DDS输出频率
2024-04-03 13:50:29
31.08MB
fpga
1
具有可编程环路补偿功能高密度电源解决方案
FPGA
开发板、以及原型设计、测试和测量应用需要多功能高密度电源解决方案。LTM4678是一款具有数字电源系统管理 (PSM) 功能的 16 mm x 16 mm 小尺寸双路 25 A 或单路 50 A µModule:registered: 稳压器。该器件具有: 双数字可调模拟环路和一个用于控制及监控的数字接口。 宽输入电压范围:4.5 V 至 16 V 宽输出电压范围:0.5 V 至 3.3 V 在整个温度范围内具有 ±0.5% 的最大 DC 输出误差 ±5% 的电流回读精度 低于 1 mΩ DCR 电流检测 集成输入电流检测放大器 400 kHz PMBus 兼容型I2C串行接口 支持高达 125 Hz 的远端采样轮询速率 一个集成式 16 位 Σ-ΔADC 恒定频率电流模式控制 具平衡均流能力可以并联使用 16 mm × 16 mm × 5.86 mm CoP-BGA封装 基于 I2C 的 PMBus 接口和可编程环路补偿 LTM4678 属于 ADI 的电源系统管理 (PSM) µModule 系列,可通过一个 PMBus/SMBus/I
2024-04-02 21:52:18
415KB
FPGA开发板
μModule
数字电源
1
FPGA
系统中有源电容放电电路设计需注意哪些问题
电信设备,服务器和数据中心的最新
FPGA
具有多个电源轨,需要正确排序才能安全地为这些系统上下供电。高可靠性DC-DC稳压器和
FPGA
电源管理的设计人员需要一种简单的方法来安全地放电大容量电容器,以避免损坏系统。
FPGA
电源排序最新在生成片上系统
FPGA
的过程中,它们可以提供十个独立的电源轨,为Vcore,存储器总线电源,I/O控制器,以太网等提供电源。如图1所示,每个电源轨由DC供电。直流转换器可调节3.3 V,2.5 V,1.8 V,0.9 V等所需的电压。为了给系统加电,遵循特定的顺序以确保安全操作并避免损坏系统。同样在系统关闭期间,电源序列的顺序相反,确保在下一个电源轨关闭之前禁用每个电源轨。该指令通过电源序列发生器芯片控制,该芯片可启用每个DC-DC稳压器,如图1所示。 图1:典型
FPGA
系统电源轨每个服务的供电。考虑存储在各种电源轨上的去耦电容中的电荷时会出现问题。例如,在0.9 V Vcore电源轨上,总去耦电容可以在10到20 mF的数量级,并且存储在电容器组中的剩余电荷需要在断电期间主动放电,在下一次电源关闭之前序列被禁用。这样可以避免违反掉电序列并保护
FPGA
系
2024-04-02 21:22:08
470KB
FPGA
有源电容
放电电路
1
W5500,
FPGA
驱动,实测网速可达3.5M字节/秒,下载直接可用 接口简洁明了
W5500,
FPGA
驱动,实测网速可达3.5M字节/秒,下载直接可用 接口简洁明了
2024-04-02 12:23:52
21.55MB
fpga开发
w5500
1
玩转Altera
FPGA
:基于PLL分频计数的LED闪烁实例
本实例将用到
FPGA
内部的PLL资源,输入
FPGA
引脚上的25MHz时钟,配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号,这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作,这些计数器的最高位最终输出用于控制4个不同的LED亮灭。下面一起来学习一下
2024-04-02 04:20:11
77KB
altera
FPGA
1
PLL例化配置与LED之PLL的IP核配置
本实例使用了一个PLL的硬核IP模块。关于PLL,这里简单的做些基础扫盲。PLL(Phase Locked Loop),即锁相回路或锁相环。PLL用于振荡器中的反馈技术。许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步,利用锁相环路就可以实现这个目的。
2024-04-01 23:56:38
64KB
PLL例化配置
硬件设计
EDA软件
FPGA
1
ETC中FM0解码器的设计
FM0编码以其便于位同步提取、频谱带宽较窄、实现电路简单而在ETC中得到广泛的应用,线路FM0解码模块是ETC系统基带电路重要组成部分,本文基于ETC系统中车载单元(On board unit,OBU)与路边单元(Road sideunit,RSU)之间的短距离双向通信,以提高FM0解码速度的目的,根据FM0编码原则,在
FPGA
软件环境下用高级硬件描述语言VHDL实现FM0解码器设计,给出程序代码
2024-03-30 16:19:44
95KB
短距离通信
VHDL
FPGA
数据解码
1
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