在网上找了一些资源,结果发现这种官方资源,在博客竟然还要收费,对于小白极不友好,于是免费提供。
2024-05-23 21:53:04 174KB flash仿真模型 Verilog vivado quartus
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在Quartus II下用Verilog编写的步进电机位置控制程序,其中包含7个子模块和1个顶层模块
2024-05-23 15:58:08 1.36MB matlab Verilog
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Verilog语言入门,30多页,几天就能看完.合适初学者.........................
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用VerilogHDL设计实现64bit二进制整数乘法器,底层乘法器使用16*16小位宽乘法器来实现,底层乘法器使用FPGA内部IP实现;经过基于modelsim仿真软件对电路进行功能验证,基于Quartus平台对代码进行综合及综合后仿真,电路综合后的工作频率大于100MHz
2024-05-19 17:46:14 4KB Verilog IP调用
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基于verilog的SD-SDI 720*576i 数字视频流编码资料及例程序,后期目标验证平台ALTERA 5cefa5U19i7n+LMH0340。 适合做视频类板卡的道友们参考,适合课程设计作业选题及实现。 资料中涵盖了 576i 行数据格式介绍,各个字段的组成,帧格式介绍,消隐、显示的起止行数,场格式说明,奇偶场的行数范围。 对EAV SAV格式进行说明,F、V、H信号及P3、P2、P1、P0保护位的逻辑关系。 在上述参考资料的基础上,用Verilog硬件编程语言进行了设计实现,代码一并贴到文档里了,并在modelsim平台上进行了仿真验证,下一步计划在FPGA平台上进行功能验证。提前分享给大家!!
2024-04-30 11:58:33 1.12MB FPGA BT656 Verilog
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鉴于很多朋友咨询我Verilog-A语言实现PRBS7码型的代码,今天有空把他上传上来,和大家分享讨论一起学习
2024-04-29 14:56:00 1KB Verilog-A VerilogA PRBS7
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Verilog数字系统设计教程第17章RISC-CPU代码
2024-04-28 16:35:17 9KB FPGA Verilog
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基于verilog的8位CPU,内含modelsim和quartus工程文件,经过RTL验证,还有三个汇编测试程序,适用于verilog新手练习
2024-04-26 12:25:55 3.97MB CPU FPGA verilog
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Verilog AXI组件自述文件 有关更多信息和更新: : GitHub存储库: : 介绍 AXI4和AXI4精简总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括利用完整cocotb测试平台。 文献资料 axi_adapter模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 包装axi_adapter_rd和axi_adapter_wr。 axi_adapter_rd模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 axi_adapter_wr模块 具有可设置参数的数据和地址接口宽度的AXI宽度适配器模块。 支持INCR突发类型和窄突发。 axi_axil_adapter模块 具有可设置参数的数据和地址接口宽度的AXI至AXI lite转换器和宽度适配器模块。 支持IN
2024-04-25 21:09:33 397KB Verilog
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UART模块 代码及文档 verilog语言实现收发模块 还有测试代码
2024-04-25 15:34:34 21KB UART verilog
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