由于串行多位加法器的高位相加时要等待低位的进位，所以速度受到进位信号的限制而变慢，人们又设计了一种多位数超前进位加法器逻辑电路，使每位求和结果直接接受加数和被加数而不必等待地位进位，而与低位的进位信号无关，这就大大的提高了运算速度。现在简单介绍超前进位的运算方法，以及VHDL可编程逻辑编程。

引言 　　代码纯化．指在代码设计中及完成后进行自定义的、IEEE标准的、设计重用的、可综合性和可测试性等方面的规则检查； 　　代码覆盖率分析．研究仿真中的测试矢量是否足够； 　　设计性能和面积分析．在设计逻辑综合过程中分析所设计的RTL所能达到的性能和面积要求； 　　可测性分析：IP核设计重用中的关键技术。如何保证IP核的高测试覆盖率,如何保证IP核在集成到SoC中后的可测试性．是该阶段分析的主要目标。所以在IP核实现之前．要检查IP核设计中是否违反了可测性设计规则； 　　低功耗分析：SoC的重要衡量指标。我们在IP核设计阶段就需要将TP核功耗参数进行估计并进行相应的功耗优化设计；

这是乘法器的一种思路.运用了华莱士树的算法,并且有booth算法作为补充,是一种高效可靠的乘法器思路.

用VHDL写的计数器模块，可以在此基础上进行修改

本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

数字电子中的vhdl实现，包含小时，分钟，秒的计数和相应的进位。

老师的交通灯程序，挺值得借鉴的。希望对大家有所帮助。用状态机编写的。

BCH解码的VHDL源程序工程文件，可进行功能仿真，解码采用梅吉特译码，两个校正子计算电路分时工作，循环吗（15，11）码，可纠正1位错误

报告SHA256硬件加速器-数字系统 司机 应用 测验 介绍 该项目的目的是设计一种SHA256硬件加速器，它将由Digilent合成并映射到Zybo板的Zynq内核上。 硬件模块将具有一个符合AXI的包装器，该包装器可以使用AXI协议在特定的寄存器上进行输入和输出输出。 必须设计一个驱动程序并将其添加到板上上传的GNU / Linux软件堆栈中，以与SHA256硬件正确交互。 最重要的是，将编写一个用户应用程序来测试系统的正确功能。 SHA256算法的更多信息以及伪代码可以在Wikipedia上找到。 规格 硬件 SHA256硬件模块的核心包括一个数据路径（一个控制输入信号并产生由控制信号驱动的最终散列），以及一个控制单元（FSM），该FSM提供控制信号。 我实现SHA256数据路径的基本思想是受Chavez，Kuzmanov，Sousa和Vassiliadis的论文中描述的一些优

我从别处看到的RS码编码和解码源程序，是VHDL语言编写的，希望对大家有用