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Matlab代码verilog-
bch
verilog:用于在Verilog中为任意k和t生成展开的,缩短的,系统化的
BCH
编解码器的MATLA
Matlab代码verilog
bch
verilog MATLAB *脚本,用于为Verilog中的任意k和t生成展开的缩短的系统
BCH
编解码器 *需要通讯工具箱 该代码最后一次于2014年与MATLAB 2009b一起使用,这是我研究生院研究的一部分,因此您的工作量可能会有所不同
2024-09-04 10:23:14
5KB
系统开源
1
论文研究-Iterative Decoding for the Concatenation of Convolutional Codes and
BCH
Codes Based on Trellis.pdf
卷积码和
BCH
码级联系统基于格图的迭代译码,安乐,,本文提出一种外码为
BCH
码,内码为卷积码的级联码迭代译码方案。对于外码使用基于格图的软输出维特比译码算法,对于内码使用修正的
2024-04-14 21:42:35
198KB
Block
codes
1
缩短循环码(26,16)编译码程序-C语言
铁道部常用的信息编码译码方式
BCH
(26,16) RDS常用的信息编码译码方式 缩短循环码
2023-09-05 11:29:08
10KB
BCH
RDS
编码
译码
1
nand_flash_
bch
_vs2010
使用VS2010移植的标准
BCH
编解码程序,可以自定义
BCH
的参数,编解码的结果与主流硬件
BCH
一直,用于
BCH
纠错测试验证;也可以用作
BCH
算法的学习,有兴趣的朋友可以看看。,
2023-04-21 14:35:33
187KB
NAND
FLASH
BCH
1
bch
_dec_enc_dcd.zip_
BCH
verilog_Verilog
bch
_
bch
verilog_
bch
译码_
关于
BCH
的编码器和译码器,可实现16位,32位,64位,128位的编码和译码纠错,2位纠错,Verilog实现
2023-04-16 17:25:15
1.05MB
bch_verilog
verilog_bch
bch__verilog
bch_译码
BCH
编译码器的FPGA设计及SoPC验证
针对NAND Flash应用,完成了并行化
BCH
编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了
BCH
编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对
BCH
编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。
2023-04-05 19:09:36
277KB
并行化
1
BCH
(21,31) 编解码纠错 JAVA
实现了
BCH
(21,31)对数据的编码解码和纠错
2023-03-27 10:28:14
5KB
BCH(21
31)
JAVA
1
论文研究-基于FPGA的
BCH
(127,113,14)编码器的设计 .pdf
基于FPGA的
BCH
(127,113,14)编码器的设计,陈杰男,张可阳,本文利用FPGA器件,对
BCH
(127,113,14)的编码器进行了设计。其中在设计过程中采用了基于模块化的可重用性设计;在测试时,采用了基于可��
2023-02-23 18:54:46
478KB
FPGA
1
4bits 纠错ECC
BCH
算法源代码
4bits 纠错ECC
BCH
算法源代码 以及很难得的三星4GB MLC nand flash 芯片资料 4bits 纠错ECC
BCH
算法源代码 以及很难得的三星4GB MLC nand flash 芯片资料
2023-02-01 16:03:46
942KB
4bits
纠错ECC
BCH算法源代码
ecc纠错算法本
1
Error Correction Coding Mathematical Methods and Algorithms
纠错码经典课本《Error Correction Coding Mathematical Methods and Algorithms》,非常好用。
2022-09-08 17:19:56
42.56MB
BCH
乘积码
1
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