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VHDL的基本语法.pdf

本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。本篇PPT讲述的是VHDL语言的基本语法，不是verilog HDL语法。

2022-02-11 20:33:49 11.67MB fpga VHDL 语法

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FPGA和ARM实现步进电机控制程序VHDL语言

FPGA与ARM进行EPI接口通信，实现16路步进电机控制和12路DC马达控制，还有LVDS接收和编码器输入等.

2022-01-01 21:10:58 1.16MB FPGA VHDL

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按键消抖Verilog/VHDL程序

按键消抖程序：文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

2021-12-29 20:28:43 97KB Verilog CPLD FPGA VHDL

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IIC FPGA程序VHDL语言

IIC.zip quartus13.1工程

2021-12-27 20:06:28 8.02MB IIC FPGA VHDL

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verilog 实现qpsk调制解调

应用verilog硬件语言对qpsk调制解调系统进行编写，以实现其功能。用的quartus ii 开发，使用Verilog语言

2021-12-22 21:12:30 75B verilog fpga vhdl

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VexRiscv:FPGA友好的32位RISC-V CPU实现-源码

指数通过插件系统向CPU添加自定义指令通过插件系统添加新的CSR CPU时钟和复位 VexRiscv架构外挂程式描述该存储库托管以SpinalHDL编写的RISC-V实现。以下是一些规格： RV32I [M] [C] [A]指令集（仅单个内核内的原子）从2到5+阶段的流水线化（[Fetch * X]，解码，执行，[内存]，[回写]） 1.44 DMIPS / Mhz-几乎启用了所有功能时不进行内联（当启用分频器查找表时为1.57 DMIPS / Mhz）针对FPGA进行了优化，不使用任何供应商特定的IP块/原语 AXI4，Avalon，叉骨准备就绪可选的MUL / DIV扩展可选的指令和数据缓存可选的硬件重新装满的MMU 可选的调试扩展，允许通过GDB >> openOCD >> JTAG连接进行Eclipse调试使用RISC-V Privileged

2021-12-21 20:23:28 7.3MB cpu fpga vhdl riscv

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基于FPGA的HDB3编译码器硬件实现

基于FPGA的HDB3编译码器硬件实现、电子技术,开发板制作交流

2021-12-20 18:30:27 282KB 基于FPGA的HDB3编译码器硬件实现 CD22103 FPGA VHDL 开发板 电子技术 ARM开发板

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通信系统课程设计报告

HDB3工作原理；HDB3调制（或编码）原理；HDB3解调（或解码）原理；基于Quartus Ⅱ的HDB3仿真实现

2021-12-20 00:02:32 438KB 通信原理 HDB3 FPGA VHDL

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FPGA多功能数字时钟

有时钟及修改功能，同时可设置三个独立的闹钟，各个闹钟有一半模式和懒人模式。

2021-12-19 15:24:26 1.46MB FPGA VHDL

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FPGA源码VHDL Verilog都有包括串口网口LED灯SPI等等

FPGA源码包括串口网口LED灯SPI等等VHDL Verilog都有，很多例程和自己编写的代码

2021-12-16 19:29:03 54.75MB FPGA VHDL Verilo SPI

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