imx8mq DDR tool.用于iMX8M系列DDR参数调整，此工具需要配合RPA文件使用
i.MX 8M Family DDR Register Programming Aid (RPA): Current Versions
2022-10-27 18:00:53
4.35MB
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Sigrity Speed 2000 DDR仿真合集onboard-DIMM（带源文件模型文件），DDR仿真合集，带源文件及模型文件。分板载DDR和DIMM条分别分析。教程详细。
2022-10-27 08:34:36
18.81MB
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最详细的DDR 测试教程。通过该教程，可以熟练地使用示波器及夹具对数通产品的DDR进行验证测试。从而优化信号。
2022-10-21 18:00:57
4.87MB
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ZYNQ核心板工程 6层PCB 双DDR颗粒 16G EMCC内存 PS-PL引脚端口全部引出 集成式DCDC转换器
AD工程
2022-10-11 09:00:39
4.52MB
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内容名称：DDR3（AXI4接口）工程代码
工程环境：Xilinx VIVADO 2018.3
内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，设计了外部读写模块 Verilog 代码，并对读写模块进行封装，封装成一个类似 Block RAM / FIFO 的黑盒子，以便在实际使用中直接调用外部接口。本工程将核心参数（比如数据位宽、DDR 突发长度、数据量大小等）设置成 parameter，便于读者根据自身项目需求进行调整。本工程经过 FPGA 上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握 Verilog。
阅读建议：结合主页博客讲解进行阅读。
2022-08-31 16:48:25
49.71MB
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内容名称：DDR3（APP/Naive 接口）工程代码
工程环境：Xilinx VIVADO 2018.3
内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，读写位宽设置为 128 比特，并设计了外部读写模块 Verilog 代码，直接对 Xilinx 定义的 APP 接口进行操作。本工程已经过 Testbench 测试无误，并已将仿真所需的头文件 ddr3_model_parameters.vh 和 DDR3 仿真模块文件 ddr3_model.sv 添加进工程中，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握 Verilog。
阅读建议：结合主页博客讲解进行阅读。
2022-08-31 15:18:47
299.4MB
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