Xilinx DDR3 工程代码（APP 接口）

fpga ddr VIVADO

内容名称：DDR3（APP/Naive 接口）工程代码工程环境：Xilinx VIVADO 2018.3 内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，读写位宽设置为 128 比特，并设计了外部读写模块 Verilog 代码，直接对 Xilinx 定义的 APP 接口进行操作。本工程已经过 Testbench 测试无误，并已将仿真所需的头文件 ddr3_model_parameters.vh 和 DDR3 仿真模块文件 ddr3_model.sv 添加进工程中，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。适合人群：FPGA（VIVADO）使用者，掌握 Verilog。阅读建议：结合主页博客讲解进行阅读。

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