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32位选择进位加法器（经MODELSIM ISE及FPGA实现）

32位选择进位加法器（经MODELSIM ISE及FPGA实现） ZJU计算机组成原理实验

2021-06-05 09:56:00 691KB FPGA 32位加法器

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8位加法器的设计

怎么说呢，这个文档比较详细的介绍了相关的做法，并且包含了一定的车工序代码，希望能帮助到大家

2021-06-01 20:51:16 447KB 加法器设计

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verilog实现的基于流水线的128位加法器

用verilog实现的基于流水线的128位加法器。

2021-05-21 10:28:37 3KB verilog 流水线 加法器

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1024位加法器

Verilog编写的简单1024位流水线加法

2021-04-20 15:19:59 3KB Verilog add_1024 流水线

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32位进位选择加法器

verilog HDL 32位选择进位加法器（快速加法器）

2021-04-15 17:21:10 2KB verilog 32位加法器

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VHDL8位加法器（含test_bench)

用VHDL语言描述的8位加法器，还包含一个test_bench。

2019-12-21 21:58:05 72KB VHDL8位加法器（含test_bench)

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Multisim10实现的基于74LS181的8位加法器电路设计

本人设计的用Multisim10实现的基于74LS181的8位加法器电路设计，能实现加减并带有溢出指示，希望能帮到需要的同志。

2019-12-21 21:02:38 226KB 74LS181 加法器 Multisim

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大学EDA实验四位加法器和八位加法器

大学EDA实验，四位二进制加法器和八位二进制加法器

2019-12-21 20:15:50 350KB EDA 实验 加法器

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八位加法器设计

基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器

2019-12-21 20:08:00 454KB 加法器

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verilog写的8位加法器

verilog写的8位加法器，测试可用，完整程序，立马验证

2019-12-21 20:07:23 981KB verilog 8位加法器

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