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MIPS 54条多周期CPU
本科生计算机组成原理课程大作业,使用Xilinx N4开发板,实验过程中实现了:54条指令的多周期MIPS指令集CPU的设计
2019-12-21 20:47:15
26.94MB
CPU
MIPS54
多周期
N4开发板
1
54条指令多周期CPU
采用多周期方式实现了MIPS的54条指令,包含CP0,具体指令参见压缩包中的PDF文件。配有54条指令仿真测试的coe文件以及每一条指令单独测试文件和测试结果,在Vivado2016和Modelsim上验证通过。同时配有数据输入输出关系表,控制信号变化关系表,多周期状态转移图以及总数据通路。
2019-12-21 20:47:15
1.75MB
多周期
54条指令
CPU
Verilog
1
多周期CPU的设计与Verilog实现
多周期CPU的实现,在15版的vivado上可以打开,如果需要看到仿真的波形图,可以跑仿真,调节相关参数即可显示出来
2019-12-21 20:45:45
275KB
CPU
Verilog
computer
Vivado
1
基于verilog的多周期cpu附设计图和流程运行图
包括两个部分第一部分是基于verilog的多周期cpu代码,第二部分是cpu运行时的流程与各个部件均以图的形式表示出来,也就是是我实验报告中的截图,清晰形象。
2019-12-21 20:33:04
746KB
verilog
多周期CPU
1
Verilog多周期CPU
Verilog多周期CPU 已通过仿真测试 相关文件均在压缩包
2019-12-21 19:34:40
6.61MB
多周期
Verilog
1
基于verilog的多周期CPU设计
本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路,再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动,并下板测试,功能正确。该代码是基于EP4CE10F17C8开发板的,可直接下板,其他开发板只需稍做改变即可用
2019-12-21 19:32:46
13.13MB
FPG
多周
串
1
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