搜索【verilog netfpga7】的结果

Multi_cpu.zip_Vivado CPU_cpu_cpu verilog_多周期CPU_多周期CPU vivado

多周期CPU自己课程大作业做的，亲测好用，verilog语言，适用vivado

2022-10-30 19:54:11 232KB vivado_cpu cpu cpu_verilog 多周期cpu

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8cpu_verilog语言cpu设计_

利用VERILOG语言写的8位CPU，可利用VIVADO软件测试

2022-10-29 20:48:27 2KB verilog语言cpu设计

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BPSK.rar_BPSK信号上下变频器_bpsk_change578_fpga_verilog

先用Matlab理论仿真，再用Verilog语言在ISE环境下编写程序，可通过手机发送指令来控制上下变频器的参数。

2022-10-29 16:44:50 6.43MB bpsk信号上下变频器 bpsk change578 fpga

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cordic的verilog实现包含testbench

用veriolg实现16级流水线结构的cordic加速器，该加速器可求出正弦，余弦值。文件中采用了两种测试机制。一种是从外部读取测试向量；另一种是用循环扫描的方式测试。测试结果都已文件的形式输出，并且在控制台上打印。

2022-10-28 14:09:34 74KB cordic 正余弦函数

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i2c.zip_I2C slave verilog_Work It_i2c master verilog_i2c slave

i2c code in Verilog , with master and slave it will help user for his work and interface design using i2c

2022-10-27 23:40:29 14KB i2c_slave_verilog work_it i2c_master_verilog i2c_slave

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ad7606-fpga-并行,ad7606并行数据读取,Verilog

ad7606模块8通道，ad7606模块程序并行方式采集

2022-10-27 19:44:38 2KB ad7606verilog AD7606

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VGA显示verilog程序

显示器显示 xilinx VGA显示 VGA输出八色彩条实验 VGA输出乒乓球实验

2022-10-27 11:03:33 974KB Xilinx VGA显示程序

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pwm 和 LED 调光器

矩形波的占空比表示在一个周期内高电平（逻辑 1）的百分比。PWM(脉冲宽度调制)电路可以输出一个可变占空比的矩形波波。一个 4 比特分辨率 PWM 中，4 比特控制信号 w 指定占空比。w 信号是一个无符号整数，占空比为 W 除以 16。设计出程序并仿真 LED 调光器 PWM 电路指定 LED 点亮的时间百分比。我们可以通过改变占空比控制 LED 的亮度，简述如何利用 PWM 电路进行 LED 调光

2022-10-26 22:20:22 134KB FPGA Verilog HDL

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Verilog 带乘法cpu.rar

带乘法的单周期CPU

2022-10-25 21:00:58 181KB CPU verilog

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spdif_wb_tx_rx_ok_spdif_verilog_wishbone_

spdif interface verilog hdl simulation

2022-10-25 11:27:31 285KB spdif verilog wishbone

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