基于nexys 4开发板平台，用vivado编程软件用verilog语言实现时钟芯片的设计

Verilog HDL程序设计与实践.pdf

1）用8×8点阵显示屏滚动显示至少4个汉字； 　　2）可以用拨码开关控制左、右滚动显示。

基于Verilog HDL的CAN代码实现

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Verilog HDL电路设计指导书(华为内部技术资料）很经典，不错的资料，入门学习非常好

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计算机组成原理实验报告 简单CPU的VerilogHDL设计 一、设计目的 1.掌握微程序控制器的基本原理。 2.使用Verilog HDL 在Max Plus2上实现CPU模型的仿真。 二、设计目标 1.设计可以实现基本的指令运算指令、数据传输指令、输入输出指令、转移指令。 2.实现乘法。（借鉴网上资料） 三、CPU结构 1.CPU结构图（见图1） 图1 CPU结构图 2.CPU构成部件说明 1)总线 约定XXX_B为1时，XXX部件输出到总线上，否则为高阻态。 LDYYY为1时，当T2上升沿到来时，将总线上的数据输入到YYY部件。

本书对Verilog HDL硬件描述语言作了深入的讲解，从基本语法开始，逐渐深入，是一本FPGA入门好书

练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 练习二. 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 练习五. 用always块实现较复杂的组合逻辑电路 目的: 1.掌握用always实现组合逻辑电路的方法; 练习六. 在Verilog HDL中使用函数 目的：掌握函数在模块设计中的使用。 练习七. 在Verilog HDL中使用任务（task） 目的：掌握任务在结构化Verilog HDL设计中的应用。 练习八. 利用有限状态机进行复杂时序逻辑的设计 目的：掌握利用有限状态机实现复杂时序逻辑的方法； 练习九.利用状态机的嵌套实现层次结构化设计 目的：１.运用主状态机与子状态机产生层次化的逻辑设计； 练习十. 通过模块之间的调用实现自顶向下的设计 目的：学习状态机的嵌套使用实现层次化、结构化设计。