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基于Cyclone II的多功能数字钟
基于ALTERA公司的Cyclone II系列的EP2C35F672C6编写的数字钟程序,绝对原创。其中包含调试过程中遇到的错误,以及错误解决方法记录和心得体会。
2019-12-21 20:15:18
1.94MB
FPGA,数字钟,定时,报警,清零
1
基于NIOSII处理器的数字钟设计
该程序是基于FPGA中的NIOSII开发的一个数字电子钟的程序,代码很好,测试通过,欢迎大家下载。
2019-12-21 20:15:15
377KB
FPGA
niosII
1
verilog数字钟
verilog 数字钟设计,功能齐全 (1)设计一个数码管实时显示时、分、秒的数字时钟(24小时显示模式); (2)可以调节小时,分钟。 (3)能够进行24小时和12小时的显示切换。 (4)可以设置任意时刻闹钟,并且有开关闹钟功能。 (5)有整点报时功能,几点钟LED灯闪亮几下。 (6)有复位按键,复位后时间从零开始计时,但闹钟设置时间不变。
2019-12-21 20:12:26
96KB
数字钟
1
verilog数字钟源代码
(1)设计一个数码管实时显示时、分、秒的数字时钟(24小时显示模式); (2)可以调节小时,分钟。 (3)能够进行24小时和12小时的显示切换。 (4)可以设置任意时刻闹钟,并且有开关闹钟功能。 (5)有整点报时功能,几点钟LED灯闪亮几下。 (6)有复位按键,复位后时间从零开始计时,但闹钟设置时间不变。
2019-12-21 20:12:26
4.12MB
数字钟
1
基于Multisim系统的数字钟课程设计
基本要求: 1. 设计一个有“时”、“分”、“秒”(23小时59分59秒)显示且有校时功能的电子钟。 2. 用中小规模集成电路组成电子钟,并在Multisim中进行组装、调试。 3. 画出框图和逻辑电路图,写出设计、实验总报告。 扩展功能: 1. 闹钟系统(上午7点59分发出闹时信号,持续时间为1min) 2. 整电报时.在59分51秒,53秒,55秒,57秒输出500Hz音频信号,在59分59秒输出1kHz信号,音响持续1秒,在1kHZ音响结束时刻为整点.
2019-12-21 20:11:20
722KB
Multisim
数字钟
1
简易数字钟实验报告(含12~24进制转换扩展)
基于FGPA的数字模拟设计,设计要求制作一个简易数字钟,正点会鸣响报时。扩展功能要求可以12~24进制间转换。
2019-12-21 20:08:11
325KB
数字钟
24进制转换
1
基于verilog的数字钟实现
该程序实现了基本的数字钟的显示功能。并且也实现了基本的清零功能。其他的调时,报时功能只要在程序中添加简单代码即可实现。
2019-12-21 20:06:03
1.67MB
基于verilog的
1
数字逻辑 课程设计 VHDL 多功能数字钟(1)
数字逻辑 课程设计 VHDL 多功能数字钟 这个数字钟是我根据我老师的设计自己改编的,内部结构变化挺大的,功能也比较全。 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 (一)计时:正常工作状态下,每日按24h计时制计时并显示,蜂鸣器无声,逢整点报时。 (二)校时:在计时显示状态下,k=1,进入“小时”校准状态,之后按下“k=1”则进入“分”校准状态,继续按下“k=1”则进入“调秒”状态,第三次按下“k键”又恢复到正常计时显示状态。 (1)“小时”校准状态:在“小时”校准状态下,显示“小时”的数码管闪烁,并以1HZ的频率递增计数。 (2)“分”校准状态:在“分”校准状态下,显示“分”的数码管闪烁,并以1HZ的频率递增计数。 (3)“秒”校准状态:在“调秒”状态下,显示“秒”的数码管闪烁,并以1HZ的频率递增计数。 (三)整点报时:蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为512HZ的低音,在“59”分钟的第“59”秒发频率为1024HZ的高音,结束时为整点。 (四)显示:要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。 (五)闹钟:闹钟定时时间到,蜂鸣器发出周期为1秒的“滴”、“滴”声,持续时间为60秒;闹钟定时显示。 (六)闹钟定时设置:在闹钟定时显示状态下,按下“k=1”,进入闹钟的“时”设置状态,之后按下“k=1”进入闹钟的“分”设置状态,继续按下“k=1”,又恢复到闹钟定时显示状态。 (1)闹钟“小时”设置状态:在闹钟“小时”设置状态下,显示“小时”的数码管闪烁,并以1HZ的频率递增计数。 (2)闹钟“分”设置状态:在闹钟“分”设置状态下,显示“分”的数码管闪烁,并以1HZ的频率递增计数。
2019-12-21 20:04:22
228KB
数字逻辑
课程设计
VHDL
多功能数字钟
1
vhdl数字电子钟
本设计的数字钟,要求显示格式为小时—分钟—秒钟,分别在8个七段LED数码管上以动态分时扫描的方式显示。系统有两个时钟基准,CLK1为4HZ,分频后用来作为计时基准时钟。CLK2为10KHZ,用来作为扫描基准时钟,分频后作为百分秒计时时钟。
2019-12-21 20:02:41
171KB
vhdl
数字钟
1
verilog编程实现的数字钟
verilog编程实现的数字钟,里面有详尽的注释,整个工程直接打包,里面有波形图仿真,程序代码.v文件,可以直接下载到FPGA上运行显示,是电子线路测试实验的验收程序,扩展功能 任意闹钟(手动设置时间) 12小时/24小时切换 自动报整点时数(几点响/亮几下)。 基本功能 以数字形式显示时、分; 秒的用LED小时; 能手动校时、校分
2019-12-21 19:55:54
6.59MB
数字钟
1
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