这是一本夏宇闻老师所著的经典教程，书中详细介绍了Verilog HDL基本语法、不同抽象级别的Verilog HDL模型、运算和数据流动控制模型、有效状态机和可综合的Verilog HDL代码风格，并且配有大量实用的例子及思考题，个人学习之后感觉很不错故来分享给更多同行朋友

RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。从第四章我们知道可把它 分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4)RISC CPU算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图8.2。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号， 送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构 和逻辑关系在下面的小节里逐一进行介绍。 8.2.1时钟发生器 时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往CPU 的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发CPU控制器开始 执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄 存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。 时钟发生器clkgen的波形见下图8.2.2所示： CLK CLK1 CLKGEN ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH 图1. 时钟发生器 RESET RESET

verilog数字系统设计教程_第二版_夏宇闻 。高清.pdf

作者: 闻国椿 殷慰萍 出版社: 首都师范大学出版社 出版年: 1999-07 定价: 14.00 装帧: 平装 ISBN: 9787810640220

本书包括了转子动力学的计算分析方法、轴承动力侍性、转子系统的动力稳定性、转子 系统的电磁激励与机电耦联振动、旋转机械参数的测试与识别，故障转子的动力特性旋转机械故障诊断技术、旋转机械振动故障的分析与治理、转子动力学研究展望等9章。 它基本上反映了作者在转子动力学各领域里多年来从事研究的宝贵经验和贡献，也综述了这些领域的前沿课题。

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夏宇闻译_Verilog_HDL数字设计与综合_夏宇闻译(第二版)

Verilog-HDL-数字系统设计[夏宇闻]ppt课件，主要内容有共17章：Verilog的基本知识、Verilog的语法结构、Verilog HDL模型的不同抽象级别、复杂数字系统的构成、同步状态机的原理、结构和设计、可综合的状态机的指导原则、阻塞和非阻塞赋值、数字电路设计实践等。

夏宇闻Verilog经典教程，带书签，文字版（非扫描版）PDF

保证正常，一个压缩文件，还有PPT。CSDN上其他都是骗人的，要么没法打开，要么就分成好几个。 这个教程很好，并且压缩文件中包含了PPT