其中包含1.利用logisim实现斐波那契数列、Moore及Mealy型有限状态机等题目的电路，及利用logisim实现单周期CPU。2.利用verilog实现单周期及多周期流水线CPU。3.利用Mars编写汇编，包括哈密顿回路、循环递归等题目代码

计组项目说明和要求 1、 说明： 开发语言：C/C++ 目标计算机：MIPS32 指令系统（已挑选的 17 条指令）。 2、要求： 及格：（ 1）完成 MIPS32 指令的取指、译码、计算、访存和写回五个步骤的软 件模拟。（2）能够向系统输入机器语言源程序；（2）能够对内部寄存器进行 初始化；（3）能够运行程序；（4）能够查看运行结果，能够反映指令的执行 过程。 备注：不要求图形用户界面。 优秀：（1）完成及格档要求的所有任务。（2）能够模拟五段流水线的执行过 程；（3）能够解决数据相关的问题；（4）能够反映流水线的执行过程。 备注：不要求图形用户界面，不要求解决控制相关问题。

通过强测和P5课上测试，支持addu,subu,ori, beq,lw, sw, lui, j, jal, jr, nop指令； 支持转发和暂停处理冲突机制； 仅可用于参考，不要将其直接上传，否则被查重后果自负。

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。

五级流水线MIPS指令集cpu设计，verilog语言，通过modelsim与ISE并下载FPGA验证（计算机组成原理）

计算机组成原理课程实验：一个MIPS五级流水线CPU 内含全部源代码和实验文档，verilog实现，开发平台为ISE

计算机组成原理实验作业，利用modelsim实现CPU流水线工作流程的模拟工作，能够支持加载指令、分支指令、跳转指令的冒险处理，希望给初学者带来一定的帮助。

利用jenkins，gitlab，构建自动化的代码发布流水线，并自动部署到k8s集群中。

简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目 设计文档等等

基于logisim的流水线设计，有原理图和实验报告，仅供参考。