这是我做实验时候做的一个简单的可以计算两个数相加的小实验，希望对于正在学web可以有所帮助

时序逻辑电路，D触发器，JK触发器构成的异步加法器，同步加法器，异步减法器。Multisim仿真电路，里面包含三个电路。

与我的文章配套 输入两个整数，输出这两数之和

山东大学计算机组成原理课程设计——整机实验。实现了加法，减法，与，或。按照课设指导书输入微指令即可实现加法。这个课设花费了我很大心思和时间，所以资源分要求比较高。有任何问题，欢迎联系我。

小学生加减法自动生成试题软件，简单易用！用了都说好，呵呵！

用verilog实现的基于流水线的128位加法器。

程序用verilog语言编写了一个具有流水线结构的加法树乘法器。

（2）构成16以内的任意进制加法计数器： 　① 设计思想：利用脉冲反馈法 用S0，S1，S2…，SM…SN表示输入0，1，2，…，N个计数脉冲CP时计数器的状态。 　SM可以为S0，但需小于SN。 　　对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SM～SN-1计数。 　　对于同步置数：在输入第N－1个计数脉冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态SM，从而实现SM～SN-1计数。

该文档介绍了硬件加法器原理与设计，有半加器，全加器，超前进位加法器，进位旁路加法器，进位选择加法器，Brent-Kung加法器，Kogge-Stone加法器以及Sklansky加法器。

1. 掌握在EDA工具中进行基本逻辑组件的设计方法。 2. 运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。 3. 采用QUARTUS II软件设计仿真和调试完成。