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千兆UDP的Verilog实现源码

该源码包含详细注释，并附上全部设计测试记录，在本人的博文中也有介绍，欢迎需要的朋友下载，并希望能多多交流，分享，一起学习、探讨！

2019-12-21 20:33:51 8.54MB Verilog HDL FPGA UDP/IP

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CMAC(AES128)Verilog实现

CMAC(AES128)消息验证码的硬件实现，使用Verilog语言，内涵测试testbench文件，并有一个他人写的C语言文档（用来验证）。亲测可用，感觉csdn给的分数太少了，我可是话费一整天做完的，并且网上并没有这种硬件实现的内容啊！！！

2019-12-21 20:33:32 25KB CMAC AES128 Verilog 硬件实现

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RISC_CPU工程 verilog实现

基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客

2019-12-21 20:32:50 1.41MB verilog CPU

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SPI协议的Verilog实现

关于SPI技术的Verilog实现代码，里面详细讲解了SPI的通信协议

2019-12-21 20:32:11 308KB SPI Verilog

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MIPS五级流水线的verilog实现

使用verilog实现MIPS经典的五级流水线，巧妙的解决结构冒险、数据冒险、控制冒险。

2019-12-21 20:31:43 6KB MIPS 流水线 verilog

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FPGA 控制DM9000A进行以太网数据收发的Verilog实现

2019-12-21 20:30:56 2.53MB FPGA 以太网 Verilog实现

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Verilog实现APB总线接口的PWM模块

1. 支持APB总线接口 2. 支持PWM单次模式和连续模式可配 3. 支持PWM周期配置立刻生效和延迟生效可配 4. 支持PWM周期可配置 5. 支持PWM宽度可配 6. 支持PWM使能可配 7. 支持16位计数器 8. 支持16位预分频计数器 9. 支持中断

2019-12-21 20:29:33 11KB Verilog

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直方图均衡图像增强的硬件在QuartusII 9.0下的verilog实现

该文件为QuartusII的工程文件，是直方图均衡图像增强的硬件实现，使用verilog编写。共4个子模块，总共6个输入输出引脚，输入：clk为时钟引脚，rst是复位信号*（高位有效），imagesize是ROM中存储灰度图的像素个数。输出：error是错误信号，image是经过处理后的输出像素灰度，req是处理完成的信号，在req为高是，image输出有效。

2019-12-21 20:24:37 3.38MB 图像处理 直方图均衡 QuartusII verilog

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用verilog实现除法器(两种方法）

一、实验目的与要求：用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。二、实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；在synplify pro下编译，设置硬件并综合。三、实验内容及步骤： 1、选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a

2019-12-21 20:23:47 290KB verilog 除法器 两种代码

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verilog 实现qpsk调制解调

应用verilog硬件语言对qpsk调制解调系统进行编写，以实现其功能。

2019-12-21 20:20:29 1KB verilog qpsk

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