SRIO Xilinx RapidIO核、Serial RapidIO Gen2 Endpoint的LogiCORE IP Product Guide
2022-02-22 19:07:01
5.89MB
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中文版UltraFast Design Methodology Guide for the Vivado Design Suite
2022-02-22 19:03:27
19.96MB
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和米联客的视频资料相对应，本书以实例为基础，结合ZYNQ7的相关知识，对VIVADO中与ZYNQ SYSTEM PROCESS的使用进行了详细的介绍
2022-02-22 17:19:10
65.77MB
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经过验证的，IIC程序是通过AXI_IIC IP来访问EEPROM，自己开发的AXI_SPI_SD IP是通过SPI总线读写SD卡
2022-02-08 09:06:04
95.89MB
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FPGA实现2FSK调制、包络检波解调、位同步的Vivado工程，包括完整的Vivado工程文件和MATLAB的仿真与设计文件；
输入比特速率1Mbps，采样频率50MHz，FskMod.v模块实现2FSK，
FskDemod.v模块实现2FSK的解调，采样频率25MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术，采样频率为10MHz；
经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。
2022-02-07 09:06:40
49.31MB
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ADAU1716音频芯片的驱动IP核，使用Vivado软件，配套CSDN博客【ZYNQ-7000开发之十六】音频信号处理使用
2022-02-03 14:14:56
21.9MB
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FPGA实现ASK幅度键控调制、包络检波解调、位同步的Vivado工程，包括完整工程文件和MATLAB的仿真与设计文件；
输入比特速率1Mbps，采样频率10MHz，AskMod.v模块实现幅度键控调制，AskMod_Beamform.v模块实现基带波束成形和幅度键控，二者在顶层文件中例化一个就可以；
AskDemod.v模块实现2ASK的解调，采样频率10MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术；
经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。
2022-01-31 13:07:38
34.21MB
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这个例子很好，一个完整的嵌入式系统的例子。测试Switch0-7和BTNR，可通过GPIO IP通过PL部分对开关和相应LED操作，也可以通过EMIO直接让PS与BTNR通信。
2022-01-28 15:14:44
16.99MB
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