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ADAU1716音频芯片驱动IP核

ADAU1716音频芯片的驱动IP核，使用Vivado软件，配套CSDN博客【ZYNQ-7000开发之十六】音频信号处理使用

2022-02-03 14:14:56 21.9MB vivado

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FPGA实现ASK幅度键控调制、包络检波解调、位同步的Vivado工程，包括完整工程文件和MATLAB的仿真与设计文件；输入比特速率1Mbps，采样频率10MHz，AskMod.v模块实现幅度键控调制，AskMod_Beamform.v模块实现基带波束成形和幅度键控，二者在顶层文件中例化一个就可以； AskDemod.v模块实现2ASK的解调，采样频率10MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术；经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。

2022-01-31 13:07:38 34.21MB fpga dsp 通信原理

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vivado+zedboard入门实例lab41

这个例子很好，一个完整的嵌入式系统的例子。测试Switch0-7和BTNR，可通过GPIO IP通过PL部分对开关和相应LED操作，也可以通过EMIO直接让PS与BTNR通信。

2022-01-28 15:14:44 16.99MB vivado zedboard 入门实例

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FPGA Xilinx Vivado Licese ~~~ work to 2037

赛灵思 Vivado 开发环境 Licese , 有效到2037

2022-01-24 13:01:07 14KB fpga开发 Vivado license

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Vivado的FIR IP核实现低通滤波器工程

Vivado的FIR IP核实现低通滤波器工程，包括完整工程文件和MATLAB设计FIR的.m文件；采样频率10MHz，输入信号为1MHz和3MHz的正弦波的叠加信号； FIR滤波器为低通滤波器，通带0~1MHz，阻带高于2MHz；经过行为仿真，滤波器能够有效滤除3MHz正弦信号，保留1MHz正弦信号。

2022-01-24 09:08:36 13.37MB fpga开发 dsp

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vivado fft ip核英文文档

vivado fft ip核 V9.1版本，英文官网手册

2022-01-24 09:02:17 2.1MB fpga

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BU61580芯片FPGA测试代码。

BU61580芯片测试代码，可测试连续读写寄存器或者存储器，验证读写数据是否一致。用vivado2019.1版本编写，verilog语言。

2022-01-24 09:02:16 34.35MB bu61580 fpga verilog vivado

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1024点正弦波波表数据（VIVADO软件coe文件）

2022-01-23 19:01:08 7KB fpga开发 verilog DDS

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原板厂例程，包含Zynq下的vivado工程、vitis工程，以及对应的说明文档！

2022-01-22 21:01:14 107.13MB fpga开发 嵌入式硬件 单片机

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米联客2020版FPGA课程(MIG DDR篇)-K7_MIG_米联客MIG_vivado_migfpga_migddr

米联客2020版FPGA课程(MIG DDR篇)-K7

2022-01-22 14:59:03 3.11MB MIG 米联客MIG vivado migfpga

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