==简介 这是一个演示项目，展示了如何使用vivado tcl脚本来完成所有操作。 此方法已在大小设计上进行了测试。 与在GUI中单击相比，TCL脚本是捕获编译流的更好方法。 有关如何使用使用IP Integrator的Zynq和Microblaze设计执行此操作的信息，请参阅我的其他博客文章。 ==文件 ./implement-包含用于将设计编译到芯片中的文件。 ./implement/ila_proj-一个小Vivado项目，用于与ILA系统内逻辑分析器进行交互。 ./sim-包含用于模拟设计一部分的文件。 ./source-包含源文件 ==如何使用这些脚本 获取Vivado TCL外壳。 在Linux中，您必须在Xilinx安装目录中找到一个名为“ settings64.sh”或类似名称的脚本，然后运行“ vivado -mode tcl”。 在Windows中，开始菜单中有

Xilinx UG908 Vivado Design Suite User Guide Programming and Debugging

19.3 for循环的循环边界是变量时处理方法 当循环边界是变量时会引发一些问题。首先 Vivado HLS 无法确定 loop latency 是多少， 进而就无法确定函数的 latency，此时相应的 latency 会用问号作为标记。 对于这种情况有 3 种处理方式：  用Tripcount指令  将循环边界的数据类型声明为ap_int（也可以使用ap_uint，但 是当循环变量是i—的时候会出问题，当减到负数后仍然会被识别为正 数）  在C代码中可以使用assert宏 （1）用 Tripcount 指令 图 19-12 使用 Tripcount 及其结果 Tripcount 指令会指定循环边界的最值，这样就把循环边界确定在一个范围内了， 在综合报告中各项参数就会以相应的范围来表示而不会出现问号了。Tripcount 指令只 会影响到综合报告的显示而不会影响到综合的 RTL 代码的结果。

在Vivado环境下，调用1024点FFT核，利用乘法器计算I路和Q路的平方，求和；调用cordic核开根号，计算得到信号的幅度谱。使用Systemverilog语言设计testbench。仿真验证了采样率100MHz，40M带宽的线性调频信号的频谱输出

2020北邮数电课程设计，用vivado实现的电子钟和药片装瓶装置代码，语言：Verilog，MINISY开发板。电子钟实现基础功能和附加功能，药片装瓶实现基础功能

版本为2018.3，为简单的DDR3测试工程，实现了bank数据的读写，开发板为heijin 7101，非自带程序。

对应我的原创博客中用到的文件：PYNQ-Z2调试笔记：化繁为简，从一个简单的例子深刻理解PYNQ（PS端GPIO直接控制外设leds、switches和buttons）

fft技术文档；详细介绍FFT模块的端口以及一些功能等；

非常适合新手入门，从Vivado软件安装开始教，还有很多实例

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