1. 本实例用于控制开发板上面的SDRAM完成读写功能；
先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。
2. part1目录是使用Modelsim仿真的工程；
3. part2目录是在开发版上面验证的工程；
2.1. part1_32目录是4m32SDRAM的仿真工程；
2.2. part1_16目录是4m16SDRAM的仿真工程；
\model文件夹里面是仿真模型；
\rtl文件夹里面是源文件；
\sim文件夹里面是仿真工程；
\test_bench文件夹里面是测试文件；
\wave文件夹里面是仿真波形。
3.1. 工程在\project文件夹里面;
3.2. 源文件和管脚分配在\rtl文件夹里面;
3.3. 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。
2019-12-21 22:18:57
2.07MB
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这是一篇特别特别好的文章，详细，适合对内存一无所知的初学者。
今天，在很多人希望了解内存技术而众多媒体的文章又“力不从心”时，我们觉得有必要再次站出来以正视听，也就是说，我们这次的专题不再以内存使用为中心，更多的是纯技术性介绍，并对目前现存的主要内存技术误区进行重点纠正。
在最后要强调的是，本专题以技术为主，由于篇幅的原因，不可能从太浅的方面入手，所以仍需要有一定的技术基础作保证，而对内存感兴趣的读者则绝不容错过，这也许是您最好的纠正错误认识的机会！
在本专题里，当讲完内存的基本操作之后，我们会给大家讲一个仓库的故事，从中相信您会更了解内存这个仓库是怎么工作的，希望您能喜欢。
2019-12-21 22:03:12
1.77MB
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完整详尽官方DDR SDRAM CONTROLLER代码（非IP核）及使用文档。实际应用中稍加改动即可。
2019-12-21 21:57:42
782KB
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利用SDRAM作为缓存，SDRAM模块为自己写的代码实现。利用OV7670采集，在VGA上显示流畅，清晰，这个资源为全部的工程文件，确保可以使用
2019-12-21 21:33:03
94.38MB
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在使用fpga设计sdram控制器时，可以通过官方的sdram仿真模型对verilog HDL设计的sdram控制器进行仿真，仿真可以得到相应的输出信息，比如初始化进度。本资源为镁光官方的仿真模型，需要修改.vh文件为.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型号，比如`define sg6a
`define den128Mb
`define x16
将sdr文件添加到仿真模型，下面是仿真的初始化部分的运行结果。
# Note : Cyclone IV E PLL locked to incoming clock
# Time: 60.0 ns Instance: top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3
# top_tb.sdr : at time 200465.0 ns AREF : Auto Refresh
# top_tb.sdr : at time 200565.0 ns AREF : Auto Refresh
# top_tb.sdr : at time 200665.0 ns LMR : Load Mode Register
# top_tb.sdr : CAS Latency = 2
# top_tb.sdr : Burst Length = 8
# top_tb.sdr : Burst Type = Sequential
# top_tb.sdr : Write Burst Mode = Programmed Burst Length
2019-12-21 21:28:33
12KB
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内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)
内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)
内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)
2019-12-21 21:00:11
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