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在详细阐述正弦脉宽调制算法的基础上，结合DDS 技术，以Actel FPGA 作为控制核心，通过自然采样法比较1 个三角载波和3 个相位差为1 200 的正弦波，利用Verilog HDL 语言实现死区时间可调的SPWM 全数字算法，并在Fushion StartKit 开发板上实现SPWM 全数字算法。通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。

2019-12-21 19:23:10 389KB Actel FPGA，SPWM，DDS，Verilog HDL

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SDRAM的IP核VerilogHDL源代码

SDRAM的IP核VerilogHDL源代码，绝对可用

2019-12-21 19:21:15 27KB SDRAM IP核 Verilog HDL

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CAN总线IP核的VerilogHDL源码

CAN总线IP核源码，非常成熟的源码，可以直接拿来用

2019-12-21 19:21:14 60KB CAN 总线 IP核 Verilog

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DDC相关的VerilogHDL源代码

DDC相关的VerilogHDL源代码，希望对大家有用

2019-12-21 19:21:14 43KB DDC Verilog HDL 源代码

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16位乘法器VerilogHDL源代码

16位乘法器VerilogHDL源代码，适合于初学者

2019-12-21 19:21:14 7KB 16位 乘法器 Verilog HDL

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quartus ii verilog hdl 正弦信号发生器附生成mif文件的cpp源码

2019-12-21 18:55:31 1.1MB verilogHDL 信号发生器 mif quartusII

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SHA-3 verilogHDL实现

最新的SHA-3 verilog HDL实现代码，基于-Keccak算法。2012年10月2日，期盼已久的SHA-3获胜算法终于揭开了她的面纱，她就是Keccak算法！Keccak算法由意法半导体的Guido Bertoni、Joan Daemen（AES算法合作者）和Gilles Van Assche，以及恩智浦半导体的Michaël Peeters联合开发。NIST计算机安全专家Tim Polk说，Keccak的优势在于它与SHA-2设计上存在极大差别，适用于SHA-2的攻击方法将不能作用于Keccak

2013-07-01 00:00:00 14KB SHA-3 Keccak verilog

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