Sensible Effectivity - Environment friendly ApplyThe goal of  SQL tuning is  the advance of the prevailing execution plan.  The authors talk about the elimination of brakes within the execution plan. Such “brakes” or bottlenecks may be acknowledged by a proper evaluation of the execution plan. For this objective no knowledge mannequin data is required. That is particularly helpful for database directors as a result of they're normally not or insufficiently  aware of the information mannequin. The e book presents quite a few sensible examples with this technique.,解压密码 share.weimo.info

Formal Method\Formal Verification for Digital Circuit Design

原始存储库位于我自己的git服务器上，为 每次推送都会将其镜像到github，因此两者应该同步。 formal_hw_verification 使用形式验证来检查数字硬件设计正确性的测试和示例。 所有测试均使用完成， 是基于正式验证流程的。 master分支中的所有内容都使用和作为（Symbi）Yosys的VHDL前端插件。 使用GHDL作为综合前端可以使用PSL作为验证语言。 中的一些示例使用的商业VHDL / SystemVerilog前端插件，它不是免费的SW，也不包含在免费的Yosys版本中。 有关更多信息，请参见。 您可以使用提供的hdlc/formal:all docker映像（推荐）。 或者您使用我在自己的机器上构建。 两者都有可用的最新工具版本。 铝 VHDL中的简单ALU设计。 形式检查包含由assert＆cover指令使用的各种简单属性，这些属性已通过Symb

书名：SystemVerilog Assertions Handbook for Formal and Dynamic Verification 作者：Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari, Lisa Piper 语言：英文 版本：第1版 感谢genghis网友的搜集整理。

A Logical Approach to Discrete Math a book for programming logics

"Using Z: Specification, Refinement and Proof" - J. Woodcock and J. Davies Prentice Hall, 1994. 英文版

SYSTEMVERILOG ASSERTIONS FOR FORMAL VERIFICATION

Formal Verification: Too Good to Miss

RISC-V正式验证框架 这项工作正在进行中。 随着项目的成熟，此处描述的界面可能会发生变化。 关于 riscv-formal是用于RISC-V处理器形式验证的框架。 它由以下组件组成： RISC-V ISA的与处理器无关的形式描述 框架支持的每个处理器的一组正式测试平台 的规范，必须由处理器内核实现才能与riscv-formal进行接口。 一些辅助证明和脚本，例如，证明ISA规范riscv-isa-sim的正确性。 有关PicoRV32处理器内核的绑定，请参阅 。 处理器内核通常会将RVFI实施为仅启用以进行验证的可选功能。 顺序等效检查可用于证明带有和不带有RVFI的处理器版本的等效性。 当前的重点是实现RISC-V RV32I和RV64I ISA的所有指令的正式模型，并针对RISC-V“ Spike” ISA模拟器中使用的模型对这些模型进行正式验证。 riscv-for

Author: Glynn Winskel The MIT Press