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SystemVerilog Assertions Handbook for Formal and Dynamic Verification-
SystemVerilog Assertions Handbook for Formal and Dynamic Verification-
上传者:
kevyoung
|
上传时间: 2022-01-12 11:29:40
|
文件大小: 21.97MB
|
文件类型: -
SystemVerilog
EDA
书名:SystemVerilog Assertions Handbook for Formal and Dynamic Verification 作者:Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari, Lisa Piper 语言:英文 版本:第1版 感谢genghis网友的搜集整理。
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评论信息
exiaohu :
英文的,看着有点费劲
2020-01-24
gxy198715a :
学习一下,一直没太弄明白断言
2019-10-10
sdfsdfsdfsdf35 :
good!只是不太清楚
2015-09-20
upup1975 :
书的能够不错,但扫描质量差了些
2015-06-12
xiaojjx :
对新手稍微有些难
2013-09-12
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