formal_hw_verification：尝试使用形式化方法和工具来验证VerilogVHDL设计-源码

原始存储库位于我自己的git服务器上，为 每次推送都会将其镜像到github，因此两者应该同步。 formal_hw_verification 使用形式验证来检查数字硬件设计正确性的测试和示例。 所有测试均使用完成， 是基于正式验证流程的。 master分支中的所有内容都使用和作为（Symbi）Yosys的VHDL前端插件。 使用GHDL作为综合前端可以使用PSL作为验证语言。 中的一些示例使用的商业VHDL / SystemVerilog前端插件，它不是免费的SW，也不包含在免费的Yosys版本中。 有关更多信息，请参见。 您可以使用提供的hdlc/formal:all docker映像（推荐）。 或者您使用我在自己的机器上构建。 两者都有可用的最新工具版本。 铝 VHDL中的简单ALU设计。 形式检查包含由assert＆cover指令使用的各种简单属性，这些属性已通过Symb