Clifford_E._Cummings关于跨时钟域处理的经典论文,值得初学者学习
2021-10-27 21:05:24 3.35MB 跨时钟域处理 Verilog
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该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程,在不同的时钟域进行fifo数据读写,并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4,并在modelsim10.6上仿真成功。工程中附有testbench。
2021-10-24 22:25:14 318KB 异步FIFO 跨时钟域 fpga基础 数字ic面试
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使用FPGA内部FIFO做跨时钟域的信息处理,避免亚稳态的传播。
2021-09-09 16:30:50 219KB FIFO 异步时钟域
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讲述在IC设计中,跨时钟域信号同步方法6种
2021-08-23 13:42:09 291KB IC设计
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单bit信号跨时钟域的三种方法,电平同步器+边沿同步器+脉冲同步器 包含设计代码与测试代码,欢迎反馈
2021-08-18 21:37:57 2KB Verilog 跨时钟域 同步器
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根据各种应用场景,详细介绍了各种CDC跨时钟域电路的处理方法
2021-08-17 10:59:46 1.16MB 数字IC设计
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1bit跨时钟域同步_99.99999%or100.00% —— 经典对答_pub (1).pdf
2021-08-03 14:02:43 1.73MB verilog
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本文描述了对于FPGA编程实现中跨时钟域信号的处理方法
2021-06-26 17:52:11 1.2MB FPGA 跨时钟域 同步
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这个文档对IC设计中的跨时钟域处理写的比较详细,对常用的会出现亚稳态的设计都举了一些例子,还是非常不错的,给大家分享一下
2021-06-24 15:49:35 3.01MB 跨时钟 亚稳态 CDC 芯片设计
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在逻辑设计领域,只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用,FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差,也可能没有任何频率关系,即通常所说的不同频不同相。
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