用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作。结构大致为经典的MIPS五段流水线。不包含冲突检测及处理。

Verilog流水线CPU配套源码（v文件），详细代码注释以及流程分析信息请移步至本人博客“Verilog流水线CPU设计（超详细）” 已经于2019.12.17更新

描述 流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作 用 Verilog 编写的 MIPS CPU 的实现。 该项目处于非常早期的阶段，目前仅实现 MIPS CPU 的最基本功能。 32 位 MIPS 处理器 在 Verilog 中实现 5级流水线 静态分支未采用分支预测器 解码中的分支检测（阶段 2） 支持停顿，避免写后读（RAW）等危害 可以从内存转发（第 4 阶段）和写回（第 5 阶段） 要求 该项目需要一个 Verilog 模拟器，例如 Quartus。 作者 徐东李千克 版权 版权所有 :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。 版权所有。 该项目是免费软件，在下。

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

简单基本流水线CPU设计VerilogHDL（含源代码+报告+原理图） 简单的流水线CPU，报告原始设计图，VerilogHDL语言的代码，已经Quartus工程项目 设计文档等等

五级流水线cpu

一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU，内附详细的代码以及报告文档，还有运行结果截图。CPU实现了20余条常用指令。

包含西北工业大学计算机组成与设计实验课所需所有参考代码，流水线CPU，单周期CPU，能够实现J型，R型，I型指令

mipsCPU 利用verilog硬件描述语言实现mips五级流水线CPU设计，并实现20条基本指令和其他高级指令，

编译通过的简单流水线cpu 可实现24条指令 包含rom和ram