MIPSCPU:流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作-源码

Verilog

描述流水线 CPU 设计、Quartus 平台、Verilog HDL、团队合作用 Verilog 编写的 MIPS CPU 的实现。该项目处于非常早期的阶段，目前仅实现 MIPS CPU 的最基本功能。 32 位 MIPS 处理器在 Verilog 中实现 5级流水线静态分支未采用分支预测器解码中的分支检测（阶段 2）支持停顿，避免写后读（RAW）等危害可以从内存转发（第 4 阶段）和写回（第 5 阶段）要求该项目需要一个 Verilog 模拟器，例如 Quartus。作者徐东李千克版权版权所有 :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。版权所有。该项目是免费软件，在下。

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