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riscv-spec-v2.1中文版
riscv 指令集协议翻译
2019-12-21 22:00:20
3.65MB
risc-v
1
自己动手写CPU(光盘+PDF+整体图)
《自己动手写CPU》/使用Verilog语言设计CPU/pdf+光盘 语言的介绍 环境的搭建 设计步骤与过程
2019-12-21 21:38:14
172.09MB
CPU设计
RISC
自
1
risc v 处理器的FPGA实现工程
使用的vivado2017.04版本创建的工程,完成蜂鸟E203 处理器内核的移植,搭建SOC片上系统。运行在A7的FPGA板卡上。
2019-12-21 21:35:07
23.84MB
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1
可综合的verilog编写的RISC_CPU设计
一个简单的用verilog语言描述的RISC_CPU的例子,这个例子结构简单,对于初学者很有用
2019-12-21 21:32:21
678KB
verilog
RISC
CPU
1
Computer Organization and Design RISC-V Edition-Slides
Computer Organization and Design RISC-V Edition 一书所有的PPT/Slides 演示文档全章节打包下载。如没找到对应的书,可以在看过之前的版本上,对照这些PPT更新下。
2019-12-21 21:26:40
10.68MB
P&H
CPU
1
安装risc-V的rocket的环境,零基础
安装risc-V的rocket的环境,零基础,记录最开始到能够出成功转换为verilog版本的代码的详细步骤。
2019-12-21 21:12:24
574KB
指令集
开源
处理器
1
Kendryte堪智K210芯片编译说明
Kendryte K210为开源RISC-V内核,同时增强部分AI指令的新一代嵌入式CPU, 此文为2018年12月更新的芯片开发编译环境说明,使用Cmake与官方的SDK
2019-12-21 21:07:29
718KB
K210
Kendryte
AI
RISC-V
1
RISC_CPU modelsim代码
夏宇闻老师的Verilog书,CPU一章的RISC_CPU。平台:modelsim 6.4。实测可使用,无Error。
2019-12-21 20:42:27
10KB
RISC_CPU
modelsim
1
RISC_CPU工程 verilog实现
基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客
2019-12-21 20:32:50
1.41MB
verilog
CPU
1
计算机组成与设计:硬件/软件接口(RISC_V英文原版)
计算机组成与设计:硬件/软件接口(RISC_V英文原版),提供给大家一起学习参考
2019-12-21 20:23:57
12.08MB
risc-v
1
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