cpu设计实例-verilog,通过这个文档 你可以很快的入手如何设计一份8位的cpu,其中的指令码位16位

东南大学硬件实验报告CPU设计 组成原理课程设计 利用quartus实现模拟

实验目的】1. 掌握CPU的设计步骤2. 学会芯片的运用及其功能【实验环境】Maxplus2环境下实现非常简单CPU数据通路的设计【实验内容】可选以下实验之一： 1、绘制“非常简单CPU”数据通路（MAX+PLUS II环境）数据通路 2、绘制移位-相加乘法电路（MAX+PLUS II环境） 3、绘制MIPS处理器数据通路（“画笔”或Powerpoint或手工）实验辅助材料 对上述三个实验，分别提供以下辅助材料： 1、“非常简单CPU”数据通路，给出步骤和指导，见后。 2、乘法电路，给出实验原理图（MAX+PLUS II的gdf文件，但不完整或 有错误）。 3、MIPS处理器，给出数据通路的图片文件。附：绘制“非常简单CPU”数据通路步骤及指导 非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。

最近在学习《计算机原理与设计：Verilog HDL版 李亚民》，书中有完整的verilog代码（但不包括testbench），包括ALU设计（第四章），单周期CPU设计（第五章），多周期CPU设计（第7章），流水线CPU设计（第8章），FPU设计（第9章）

基于vhdl的cpu设计,使用quartus2编写的，有详细的设计代码和说明文档，以及使用的说明实例

16位实验CPU设计实例介绍 实验报告+测试文件

本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路，再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用

用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下

利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。下载资源的人需要先了解一下ARM指令集与ARM架构。

这是一个简单的8位CPU设计，基于verilog HDL 语言， 在一个模版上进行修改得到的版本，适合于初学者学习使用