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Palnitkar_verilog HDL数字设计与综合(第二版）_课后习题答案

Palnitkar_verilog HDL数字设计与综合(第二版）_课后习题答案 Verilog HDL A guide to digital design and synthesis second edition

2021-10-09 15:12:26 123KB Palnitkar verilog digital design

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Verilog HDL程序设计教程－－实例篇

大量Verilog实例有130多个Verilog实例，既有组合电路实例，也有时许电路实例，还包含大量工程实例如数字跑表、数字频率计、交通灯控制器、“梁祝”乐曲演奏电路、自动售饮料机、多功能数字钟、电话计费器、FIR 数字滤波器等实用程序。

2021-10-09 09:15:53 156KB Verilog 实例

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基于Verilog HDL的SVPWM算法的设计与仿真

空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算法，设计24矢量7段式的实现方法，对转速调节和转矩调节进行仿真，验证了设计的实现结果与预期相符。

2021-10-05 20:20:16 586KB 空间矢量脉宽调制； 交流永磁同步电动机； 电压型逆变器； Verilog

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基于verilog hdl 计算器

这个东西是我第一次练习用的，里面东西都经过验证

2021-10-05 14:52:31 37KB verilog 计算器

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变速时钟设计.docx

1、设计一个变速数字时钟，要求数字时钟的速度有三个档位：第一个档位为标准数字时钟，每隔1S秒计数器加1；第二个档位为快速数字时钟，每隔0.1S秒计数器加1；第三个档位为超快速数字时钟，每隔0.01S秒计数器加1； 2、三个档位可用按键切换； 3、具备按键清零功能； 4、具有整点报时功能，即在59分59秒时给出指示信息（LED灯亮），持续时间为1s/0.1s/0.01s，指示信号结束的时刻恰好为正点时刻。说明：给定输入时钟为1kHz。

2021-09-30 09:11:40 1.38MB 变速时钟 Verilog HDL modelism仿真

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FPGA直接驱动LCD_12864

FPGA直接驱动LCD_12864程序,使用Verilog HDL语言编写,带中文字库的128X64 是一种具有4 位/8 位并行、2 线或3 线串行多种接口方式，内部含有国标一级、二级简体中文字库的点阵图形液晶显示模块；其显示分辨率为128×64, 内置8192 个16*16 点汉字，和128 个16*8 点ASCII 字符集

2021-09-27 08:02:45 553KB FPGA LCD Verilog HDL

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FPGA数字跑表设计

FPGA数字跑表设计，内附项目设计分析报告+Verilog HDL代码+仿真结果，可直接烧写于FPGA中，适用于FPGA的初学者使用！

2021-09-25 14:47:07 132KB FPGA 数字跑表 Verilog HDL代码

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Verilog HDL数字设计与综合夏宇闻译（第二版）.pdf

本书从用户角度全面产阐述了Verilog HDL 语言的重要细节和基本设计方法

2021-09-24 15:16:34 12.03MB verilog HDL 数字电路

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设计与验证Verilog HDL+附件光盘程序

设计与验证Verilog HDL，加上光盘程序，绝好的fpga的进阶书籍，EDA先锋工作室编著

2021-09-24 14:53:52 14.65MB VerilogHDL

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设计与验证Verilog HDL

设计与验证Verilog HDL 作者:吴继华，王诚编著

2021-09-23 15:57:41 14.06MB Verilog

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