EDA课程设计数字跑表

vhdl中数字跑表实用程序，简洁明了，印象深刻

方案设计: 数字跑表的核心部件是计数器，给出合理的时钟脉冲从而实现最低位的计数以及对高位的进位。时序脉冲源由555定时器构成的多谐振荡器，设置特定的参数可以产生频率为100Hz的时序脉冲，为计数器提供时序脉冲，使之进行计数。计数器由3对74LS390双十计数器芯片组成，通过芯片间的连接实现百分秒、秒、分计时电路，量程在00分00.00秒~~59分59.99秒，把小数点后面的两位设计成一百进制的计数器，秒数和分钟数分别设计成60进制的计数器数，计数器输出连接译码器，译码器再连接7位数码管显示的数码管，从左到右分别为分十位，分个位，秒十位，秒个位，百分秒十位，百分秒个位。逻辑门控制构成RS触发器，通过实现电路的通断控制计数器的启动/暂停及清零。 接通电源后，直接显示计时器启动，SW1处于低点平，SW2处于高电平。开关SW2接高电平（上端），电路即开始计时，将开关SW2接低电平（下端），电路就暂停计时，清零开关SW1接高电平（下端），计时清零且停止，显示器显示“0”。这样就实现了数字跑表的各项基本功能。 设计要求: 1. 量程在00分00.00秒~~59分59.99秒即时间以1小时为一个周期； 2. 具有‘分’、‘秒’、‘1/100秒’的十进制数字显示； 3. 要有外部开关，控制计数器的直接清零、启动和暂停/连续计时功能； 4. 用7位数码管显示分、秒； 5. 画出部分和整体的电路图，以及元器件及参数选择。 工作原理: 1.利用555计时器构成能产生特定脉冲的多谢振荡器，产生100Hz的脉冲信号，满足数字跑表的脉冲需求； 2.用多功能计数器产生一百进制和六十进制，实现数字跑表的计数功能； 3.利用各种门电路的组合，实现数字跑表的启动、暂停和清零； 4.利用译码器和数码管实现译码及显示功能。 系统框图: Altium Designer画的原理图和PCB图如下:

数字跑表具有复位、暂停、秒表计时等功能。3个输入端为时钟输入（clk）、复位（clr）、启动与暂停（pause）按键。

verilog数字跑表 建模仿真验证 包含代码和详细分析

VHDL语言设计数字跑表的源代码，通过VHDL语言实现数字跑表的功能

在ISE开发环境下用Verilog语言写的数字跑表代码且包含所有工程文件。

数字跑表是人们日常生活中比较常见的工具，应用也比较广泛。本课题的主要内容是用AT89C51单片机为核心，配备7段数码显示模块等功能模块设计一款数字跑表，要求用数码管可以显示百分秒、秒、分，具有暂停\启动功能和重新开始功能。 本文的核心主要有硬件设计和软件编程两个大的方面。硬件电路设计主要包括中央处理单元电路、时钟电路、人机接口电路、信号处理电路、执行电路等几部分。软件编程用C语言来实现，主要包括主程序、键盘扫描子程序、时间设置子程序等软件模块。程序编译可用keil软件实现，电路功能仿真用Proteus软件实现。

基于74LS160的数字跑表，能实现百分秒0-99，秒，分的计时，外加启动/暂停，清零电路。

FPGA数字跑表设计，内附项目设计分析报告+Verilog HDL代码+仿真结果，可直接烧写于FPGA中，适用于FPGA的初学者使用！