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DSP(2812)内部18K
Ram
和外扩
RAM
应用的技术总结
本资源结合自己的项目实践,从硬件和软件的角度详细的总结了DSP(2812)外扩
Ram
技术,及如果不外扩
RAM
,如何将不同的
RAM
区借助某种技巧连成一个整体,程序太大有了最佳的解决方案,充分的利用了DSP的内部资源,值得参考!!
2019-12-21 20:10:37
540KB
DSP
外扩RAM
1
KEIL中如何程序在
RAM
中运行的示例程序
KEIL中如何让程序在
RAM
中运行的示例程序...............................
2019-12-21 20:08:25
7.45MB
KEIL
RAM
1
KEIL中配置J-Link在
RAM
中调试的方法
本文详细介绍了JLINK工具的用法,以及KEIL环境下配置配置J-Link在
RAM
中调试的方法
2019-12-21 20:06:55
2.18MB
JLINK
1
用verilog写得一个双口
ram
模块
用verilog写得一个实现双口
ram
功能的模块,文件含整个工程,含modelsim仿真文件,方便大家理解。
2019-12-21 19:58:43
2.15MB
verilog
双口
ram
1
DS1609双端口
RAM
及其应用
介绍了DS1609双口
RAM
的特性,以时序分析的方法,提出了双口
RAM
与51系列单片机的多种接口的方案.
2019-12-21 19:54:09
1.84MB
单片机
DS1609
双口RAM
1
fpga串口接收发送数据,通过
ram
存储数据。
PC上位机通过串口发送数据至fpga,fpga存储数据至
ram
并将接收的数据通过串口发送至pc上位机
2019-12-21 19:51:47
7.36MB
fpga
uart
ram
1
DSP 2812 程序从FLASH 拷贝到
RAM
自己总结的,自己试验了的,花了我两天时间。
2019-12-21 19:33:28
24KB
DSP
FLASH
copy
RAM
1
ISE生成coe文件工具
Xilinx的ISE生成
ram
之前都是用matlab,麻烦!直接用这个程序可以直接生成coe文件!可以自己调位宽!验证过很ok!
2019-12-21 19:30:28
28KB
coe
ram
ISE
1
使用Verilog实现
RAM
的构造并读写数据
FPGA实现双口arm的读写,详细代码介绍,注释,零基础也能收获
2019-12-21 19:30:22
256KB
FPGA实现
读写
Verilog
1
用FPGA设计SSI接口和
RAM
,用于数据接口
用FPGA设计SSI接口和
RAM
,用于数据接口
2019-12-21 19:30:19
3.31MB
FPGA,SSI
1
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