用verilog写得一个双口ram模块

上传者: jeloc3648 | 上传时间: 2019-12-21 19:58:43 | 文件大小: 2.15MB | 文件类型: rar
用verilog写得一个实现双口ram功能的模块,文件含整个工程,含modelsim仿真文件,方便大家理解。

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评论信息

  • qq1067390546 :
    没有下载成功
    2017-11-06
  • Lynn12345678 :
    有一定的参考价值 对工作有所帮助
    2015-01-29
  • chenkang19891111 :
    挺不错的呀,可以用,谢谢
    2013-05-30
  • xiaoshannvbxb :
    真的很实用啊
    2013-03-18
  • yingyongshi :
    很好,这样的资料很少。
    2013-01-08

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