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CA码产生verilog工程
ISE工程。实现卫星信号产生所需的CA码,有modelsim仿真
2019-12-21 21:52:09
247KB
CA
VERILO
ISE
1
基于ISE的基本数字时钟工程
基于ISE的基本数字时钟工程,A project is based on ISE.
2019-12-21 21:45:12
3.85MB
ISE
project
clock
1
北航计算机组成P0-P6
其中包含1.利用logisim实现斐波那契数列、Moore及Mealy型有限状态机等题目的电路,及利用logisim实现单周期CPU。2.利用verilog实现单周期及多周期流水线CPU。3.利用Mars编写汇编,包括哈密顿回路、循环递归等题目代码
2019-12-21 21:44:17
10.17MB
logisim
ISE&verilog;
Mars汇编
CPU流水线
1
ISE环境下的数字钟
可实现闹钟,整点报数,软件复位,校正时、分信息。 但是由于做得匆忙,注释没有写。慎点。
2019-12-21 21:38:26
2.46MB
数字钟
1
五级流水线MIPS指令集cpu设计,verilog语言,通过modelsim与ISE并下载FPGA验证(计算机组成原理)
五级流水线MIPS指令集cpu设计,verilog语言,通过modelsim与ISE并下载FPGA验证(计算机组成原理)
2019-12-21 21:38:09
9.01MB
MIPS
CPU
流水线
1
Xilinx ISE 13.4破解 license
这是从网上下的一个光盘自带的,TBE小组的破解lic,我在本机正常安装使用。
2019-12-21 21:32:36
5KB
ISE
破解
xilinx
1
Xilinx_ISE_14.6破解
Xilinx_ISE_DS_Win_14.6_P.68d_3破解,添加即可
2019-12-21 21:32:30
403B
ISE14.6破解
1
Verilog语言实现智能6层单电梯
Verilog语言实现智能6层单电梯,在ISE平台下可直接运行的工程文件,调试通过并且有仿真
2019-12-21 21:29:15
2.47MB
Verilog
单电梯
ISE
1
Xilinx_ISE_13.4_安装及破解教程
详细的Xilinx_ISE_13.4_安装及破解教程,以及两个代码实例,一个简单一个复杂,立马学会Xilinx开发流程
2019-12-21 21:28:58
1.93MB
xinlinx
1
xilinx ISE 14.5 使用教程(相当详细)
xilinx ISE 14.5 使用教程,讲解很详细,ISE各个界面的都有详细说明!有需要的可以下载看看。
2019-12-21 21:23:36
2.65MB
xilinx
ISE
14.5
1
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