本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。在完成了各个版本的CPU的整体逻辑设计后，通过Quartus II时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
附录包含了三个版本处理器实现的源码。
2019-12-21 21:16:34
10.53MB
1
一个VerilogHDL语言实现的MIPS指令系统多周期CPU，内附源代码，设计图及详细设计文档，以及运行结果截图。
2019-12-21 21:14:52
11.85MB
1
一个用VerilogHDL语言实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。此CPU共完成了16条常见MIPS指令。
2019-12-21 21:14:52
3.58MB
1
计算机组成课程作业源码。MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。代码结构清晰，欢迎交流讨论。
2019-12-21 21:12:58
168KB
1
简单的CPU设计，采用QuartusⅡ软件实现。压缩包中有每个元件的设计，也有最终的CPU（压缩包中名为middle）
2019-12-21 20:59:51
1.76MB
1
用vivado打开，可以直接进行运行，是计算机组成原理实验课的实验作业，运行有效，都是可以直接跑的过程，不包含basys3板
2019-12-21 20:55:02
1.36MB
1
计算机组成 简单流水线cpu的设计
1.解决数据冒险和结构冒险
2.实现周期结束后各阶段的锁存
3.实现内部前推
2019-12-21 20:52:33
2.5MB
1