sdram 控制器，能时序仿真，有很强实用性，第一次上传文件，希望对大家有用

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QPSK 算法仿真及编程 qpsk matalab verilog VHDL

可通过se选择是乘法器还是加法器，二者不能同时存在，只能实现其中一个功能，乘法器是基于booth算法的原理，实现64位数据运算

通过计算单位时间内脉冲信号的个

Matlab代码verilog NYU_NanoLab_GUI 在本自述文件中，我提供了此REPO的每个目录的简要介绍。 在Data_Analysis目录中，我上传了两个文件夹。 一个是以前的数据分析代码。 第二个是已经在我们的GUI中实现的当前版本。 两种版本均能正常工作，但是第二种版本具有更强大的功能，并且具有更详细的图解和信息。 对于想了解FSCV数据分析的主要算法的人，我建议首先阅读并理解以前的代码（我认为理解最终版本会很有用）。 功能更强大的数据分析代码在main18.m中运行，作为主文件，我们在其中称其为“ sub-selfmade-function”（我认为它看上去很整洁）。 所有“子自制功能”也都包含在同一文件夹中，并带有易于理解的注释。 Final GUI（一切都需要）文件夹包含主要的GUI代码，数据分析代码（我们将对此进行讨论），并且所有功能主要控制实时可视化。 用户可以直接研究这些文件，以了解GUI的基本知识及其工作方式。 主文件还提供了必要的注释，以便于理解。 Firmware文件夹包含verilog文件以及位文件（chip4_adc_cont.bit）。 我们

Verilog PID 源码，Quartus II V13.1 工程源码，