基于verilogHDL的PCIE接口设计以及Modelsim仿真,FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器件的基础上进一步发展的产物.PCI-Express是一种高速串行计算机扩展总线标准,它原来的名称为“3GIO”,是由英特尔在2001年提出的,旨在替代旧的PCI,PCI-X和AGP总线标准。
2021-07-09 14:03:07 1.78MB verilog HDL FPGA Modelsim
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通过能显示“小时 分钟”的简单时钟的设计,掌握任意进制计数器的设计和参数传递作用。
2021-07-09 09:07:42 2.98MB fpga VHDL QUARTUS11.0 MODELSIM
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设计一个可校时的数字时钟。通过按键mode的切换显示“小时 分钟”的简单时钟的设计,掌握状态机的设计方法。
2021-07-09 09:07:41 3.87MB fpga MODELSIM QUARTUS11.0 verilog
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Moselsim仿真带ROM的Quartus程序时,ROM初始化数据异常,可能是因为缺少这个插件
2021-07-08 21:31:52 52KB convert_hex2ver ModelSim
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ModelSim Win64 2019.2 SE,已测试安装完全可用,请放心下载。ModelSim有几种不同的版本:SE、PE、LE和OEM,其中SE是最高级的版本。 附件为ModelSim-Win64-2019.2-SE下载地址说明及安装补丁。安装补丁就在附件的压缩包内,由于安装包大小超过上传资源限制,附件中有详细下载链接。 Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
2021-07-07 10:59:09 41.39MB FPGA ModelSim 仿真
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流水线的使用实验论文.doc
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MATLAB,Simulink与Modelsim联合仿真步骤及实例
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实现了包括lb,sb addu,subu,ori,lw,sw,beq,j,lui,addi,addiu,slt,jal,jr 指令,在单周期的基础上做了优化升级,修改了一些bug,但是Pc初值赋值为00003000还没能实现
2021-07-02 17:00:49 3.14MB mips verilog modelsim
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mips单周期处理器,包括addi,addiu, slt,jal,jraddu,subu,ori,lw,sw,beq,lui,j指令, addi应支持溢出,溢出标志写入寄存器$30中第0位。点击RTL simulation运行modelsim
2021-06-30 17:02:02 3.24MB verilog modelsim quartus
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本文档利用截图详细介绍了ISE与modelsim联合仿真利用modelsim查看覆盖率的整个操作过程
2021-06-24 19:52:36 200KB ISE modelsim 联合仿真 覆盖率
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